JPS63161645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63161645A JPS63161645A JP31551686A JP31551686A JPS63161645A JP S63161645 A JPS63161645 A JP S63161645A JP 31551686 A JP31551686 A JP 31551686A JP 31551686 A JP31551686 A JP 31551686A JP S63161645 A JPS63161645 A JP S63161645A
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- wiring
- insulating film
- shaped
- onto
- resist pattern
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の製造方法に関し、特に１″：ｉ、
平坦化プロセスに必要なサイドウオールの形成方法に関
する。
平坦化プロセスに必要なサイドウオールの形成方法に関
する。
〈従来の技術〉
近年、半導体装置の高密度化、高集積化に伴い、半導体
素子を層間絶縁膜を挾んで多層に形成する三次元構造が
採られている。
素子を層間絶縁膜を挾んで多層に形成する三次元構造が
採られている。
第２図は従来の半導体装置の要部断面図である。
即ち、半導体素子を組み込んだＳｔ基板ｌ上に絶縁膜２
を形成し、該絶縁膜上にＡｔ等で金属配線３を形成し、
更にその上に層間絶縁膜４を形成して、第１層が完成す
る。この層間絶縁膜４上に２層目の配線或いは半導体素
子を作成する際、上記層間絶縁膜４に接続孔を設けて、
第１層と第２層とのコンタクトを図る。
を形成し、該絶縁膜上にＡｔ等で金属配線３を形成し、
更にその上に層間絶縁膜４を形成して、第１層が完成す
る。この層間絶縁膜４上に２層目の配線或いは半導体素
子を作成する際、上記層間絶縁膜４に接続孔を設けて、
第１層と第２層とのコンタクトを図る。
〈発明が解決しようとする問題点〉
上記第２図の如く金属配線３を形成すると、その側面が
急峻であるため、金属配線３を覆って形成される層間絶
縁膜４に大きな段差が発生する。
急峻であるため、金属配線３を覆って形成される層間絶
縁膜４に大きな段差が発生する。
このため、該層間絶縁膜４上に第２の配線全形成すると
、第１配線のエツジ部分等での絶縁不良や断線等の欠陥
が起こり易いという問題がある。
、第１配線のエツジ部分等での絶縁不良や断線等の欠陥
が起こり易いという問題がある。
く問題点？解決するための手段〉
本発明は上述する問題を解決するためになされたもので
、層間絶縁膜を形成した時、その表面上がなだらかな形
状となる半導体装置の製造方法を提供するものである。
、層間絶縁膜を形成した時、その表面上がなだらかな形
状となる半導体装置の製造方法を提供するものである。
本発明は金属ｉｔテーパ状にエツチングして配線を形成
し、この金属配線側面にサイドウオール状の絶縁膜を形
成した後、層間絶縁膜を形成する半導体装置の製造方法
を提供するものである。
し、この金属配線側面にサイドウオール状の絶縁膜を形
成した後、層間絶縁膜を形成する半導体装置の製造方法
を提供するものである。
く作用〉
本発明に、ｃｖ、層間絶縁膜下にある段差が緩やかにな
るため、層間絶縁膜表面の段差は更に緩やかとなり、こ
の層間絶縁膜上に配線等を形成しても、第１配線のエツ
ジ部分等での絶縁不良や断線等の欠陥が生じなくなる。
るため、層間絶縁膜表面の段差は更に緩やかとなり、こ
の層間絶縁膜上に配線等を形成しても、第１配線のエツ
ジ部分等での絶縁不良や断線等の欠陥が生じなくなる。
〈実施例〉
以下、図面テ参照しながら本発明の一実施例について説
明するが、本発明はこれに限定されるものではない。
明するが、本発明はこれに限定されるものではない。
第１図（ａ）〜（ｈ）は本発明の一実施例を示す断面図
である。即ち、第１図（ａ）のように、半導体素子全組
み込んだＳｉ基板５上に５ｉ０２６’を形成し、その上
にＡ、ｔ７’ｒ形成する。更に、該ｌｔｒ上に、形、威
したい配線パターン？有するレジストパターン８を形成
する。次に、第１図（ｂ）のように前記レジストパター
ン８全マスクとし、Ａｔ７の所要量をエツチングする。
である。即ち、第１図（ａ）のように、半導体素子全組
み込んだＳｉ基板５上に５ｉ０２６’を形成し、その上
にＡ、ｔ７’ｒ形成する。更に、該ｌｔｒ上に、形、威
したい配線パターン？有するレジストパターン８を形成
する。次に、第１図（ｂ）のように前記レジストパター
ン８全マスクとし、Ａｔ７の所要量をエツチングする。
この時のエツチングは異方性であり、縦方向にのみ進行
するため、Ａｔ７にはレジストパターン８が転写される
。続いて、第１図（Ｃ）のように上記レジストパターン
８をマスクとし、上述の如く異方性エツチングされｆｃ
Ａｔ７の所要量をエツチングする。この時のエツチング
に等方性であり、縦方向にも横方向にも進行するため、
レジストパターン８下のＡｔ７もエツチングさ九る。更
に、第１図（ｄ）のようにレジストパターン８をマスク
とし、上述の如く異方性エツチングと等方性エツチング
とを施したＡｔ７を最終形状になる二うにエツチングす
る。この時のエツチングは異方性でめ５ 縦方向にのみ
進行するため、Ａｔ７には再びレジストパターン８が転
写される。こうして、レジストパターン８を除去すると
、第１図（ｅ）のようなテーバ状のＡｔ配線７ａができ
る。
するため、Ａｔ７にはレジストパターン８が転写される
。続いて、第１図（Ｃ）のように上記レジストパターン
８をマスクとし、上述の如く異方性エツチングされｆｃ
Ａｔ７の所要量をエツチングする。この時のエツチング
に等方性であり、縦方向にも横方向にも進行するため、
レジストパターン８下のＡｔ７もエツチングさ九る。更
に、第１図（ｄ）のようにレジストパターン８をマスク
とし、上述の如く異方性エツチングと等方性エツチング
とを施したＡｔ７を最終形状になる二うにエツチングす
る。この時のエツチングは異方性でめ５ 縦方向にのみ
進行するため、Ａｔ７には再びレジストパターン８が転
写される。こうして、レジストパターン８を除去すると
、第１図（ｅ）のようなテーバ状のＡｔ配線７ａができ
る。
次いで、第１図（ｆ）のように該Ａｔ配置ＩＡ７ａと露
出したＳ ｉＯ２６との上にＰＳＧ９’を形成し、この
ＰＳＧ９に異方性エツチングを施すと、Ａｔ配置７ａ側
面に第１図（ｇ）の如きサイドウオール９ａが形成され
る。この時、Ａｔ配線７ａの側面がテーパ状であるため
、Ａｔ配線７ａの厚みに対してＰＳＧ９の膜厚を薄くし
ても、必要な形状のサイドウオール９ａを形成すること
ができ、サイドウオールを形成するためのエツチング処
理に要する時間はかなり少なくて済む。
出したＳ ｉＯ２６との上にＰＳＧ９’を形成し、この
ＰＳＧ９に異方性エツチングを施すと、Ａｔ配置７ａ側
面に第１図（ｇ）の如きサイドウオール９ａが形成され
る。この時、Ａｔ配線７ａの側面がテーパ状であるため
、Ａｔ配線７ａの厚みに対してＰＳＧ９の膜厚を薄くし
ても、必要な形状のサイドウオール９ａを形成すること
ができ、サイドウオールを形成するためのエツチング処
理に要する時間はかなり少なくて済む。
最後に、第１図（ｈ）に示すように層間絶縁膜！０を形
成すると、上述の工程によって、急峻だったＡｔ配線７
ａがサイドウオール９ａによってなだらかに補正されて
いるため、層間絶縁膜１０の表面形状も従来に比べて大
変なだらかになる。
成すると、上述の工程によって、急峻だったＡｔ配線７
ａがサイドウオール９ａによってなだらかに補正されて
いるため、層間絶縁膜１０の表面形状も従来に比べて大
変なだらかになる。
上記本実施例において、サイドウオール材料としてＰＳ
Ｇを用いたが、本発明はこれに限定されるものではなく
、他の絶縁膜音用いてもよい。
Ｇを用いたが、本発明はこれに限定されるものではなく
、他の絶縁膜音用いてもよい。
また、上記本実施例において、配線材料とじてＡｔ？用
いたが、本発明はこれに限定されるものではなく、他の
配線材料を用いてもよい。
いたが、本発明はこれに限定されるものではなく、他の
配線材料を用いてもよい。
〈発明の効果〉
本発明により、多層配線を行なった時に絶縁不良や断線
等の欠陥が発生しなくなるため、高密度で微細な構成を
もつ半導体装置の信頼性を向上させることが可能になる
。
等の欠陥が発生しなくなるため、高密度で微細な構成を
もつ半導体装置の信頼性を向上させることが可能になる
。
第１図（ａ）〜（ｈ）は本発明の一実施例を示す断面図
、第２図は従来の方法で作成した半導体装置の要部を示
す断面図である。
、第２図は従来の方法で作成した半導体装置の要部を示
す断面図である。
Claims (1)
- １、半導体素子を組み込んだ基板上に金属配線を形成し
、更にその上に層間絶縁膜を形成する際、基板上に金属
膜を被着させ、該金属膜上に所望するパターンを有する
レジストを形成し、該レジストパターンをマスクとして
上記金属膜に異方性エッチング、等方性エッチング、異
方性エッチングの順でエッチングを行なってテーパ状の
金属配線を形成し、該金属配線側面に絶縁膜によるサイ
ドウォールを形成した後、層間絶縁膜を形成してなるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31551686A JPS63161645A (ja) | 1986-12-24 | 1986-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31551686A JPS63161645A (ja) | 1986-12-24 | 1986-12-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63161645A true JPS63161645A (ja) | 1988-07-05 |
Family
ID=18066284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31551686A Pending JPS63161645A (ja) | 1986-12-24 | 1986-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63161645A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354716A (en) * | 1990-05-02 | 1994-10-11 | Nec Electronics, Inc. | Method for forming a DRAM memory cell with tapered capacitor electrodes |
| KR100268797B1 (ko) * | 1993-12-23 | 2000-11-01 | 김영환 | 다층 금속배선 형성방법 |
| US7411211B1 (en) * | 1999-07-22 | 2008-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Contact structure and semiconductor device |
-
1986
- 1986-12-24 JP JP31551686A patent/JPS63161645A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354716A (en) * | 1990-05-02 | 1994-10-11 | Nec Electronics, Inc. | Method for forming a DRAM memory cell with tapered capacitor electrodes |
| KR100268797B1 (ko) * | 1993-12-23 | 2000-11-01 | 김영환 | 다층 금속배선 형성방법 |
| US7411211B1 (en) * | 1999-07-22 | 2008-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Contact structure and semiconductor device |
| US7626202B2 (en) | 1999-07-22 | 2009-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Contact structure and semiconductor device |
| US7956359B2 (en) | 1999-07-22 | 2011-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Contact structure and semiconductor device |
| US8258515B2 (en) | 1999-07-22 | 2012-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Contact structure and semiconductor device |
| US8368076B2 (en) | 1999-07-22 | 2013-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Contact structure and semiconductor device |
| US8624253B2 (en) | 1999-07-22 | 2014-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Contact structure and semiconductor device |
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