JPS60240130A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、半導体装置の製造方法に関し、更に詳細に
は、エツチング形状の改善された開口を絶縁膜等に形成
する方法を含む半導体装置の製造方法に関するものであ
る。

［発明の技術的背景］ 最近の半導体装置は、従来よりも更に高密度に微細化さ
れるとともに多層化されでいる。　このように微細化及
び多層化された半導体装置では、絶縁膜等に形成した開
口の口縁や段部の角（かど）及び隅における角度が急峻
になりがちである。

従って開口の口縁や段部の角及び隅に他の膜等を被覆し
た０、５に該口縁や角及び隅にＪ３いて膜等が薄くなっ
て膜切れを起したり、或いは電極形成が不完全になる等
の事態を生じやすい。　それ故、絶縁膜等に開口を形成
する方法が重要になってくる。

従来、絶縁膜等に開口等を形成する方法として以下のご
とき方法が知られでいる。

第一の方法は化学的のエツチングによる方法である。　
この方法では、第７図に示すように、半導体基板１上に
形成した絶縁膜２の」ニにレジストパターン３を形成し
た後、このレジストパターン３３をマスクどして該レジ
ストパターン３の開口３ａ内に露出している絶縁膜２を
化学的エツチングで・蝕刻づることにより、該絶縁膜２
に開口２ａを形成づる。

この第一の方法では、化学的エツチングが等方ｆ１ユッ
ヂングであるので、絶縁膜２はサイドエツチングされて
該絶縁ＩＩ！２にはレジストパターン３の開口３ａより
も大きな開口２ａが形成され、また該開口２ａの口縁は
波状に角張った状態になる。

第二の方法は、第８図に示すように、膜の上層部に行く
に従っＵＰ（りん）１８度を高くしたｌ）　ＳＧ膜４（
りんシリク−トガラス膜）を半導体基板１の上に形成し
た後、該ＰＳＧ膜４の上にレジストパターン３を形成し
、該レジストパターン３をマスクにして該レジストパタ
ーン３の開口３ａ内に露出したＰＳＧＳｉＯ２学的エツ
チングによってエツチングして、開口４ａを形成する方
法である。

この第二の方法によると、ＰＳＧＳｉＯ２ん濃度が高い
程化学的エツチング速度が大きいため、第一の方法の場
合より開口４ａは上広がりになり、また第一の方法と同
様にサイドエッチが生じて開口４ａの寸法はレジストパ
ターンの開口３ａよりも大きくなる。

第三の方法は、第９図に示すように、半導体基板１上に
形成した絶縁膜２の上にレジストパターン３を形成した
後、該レジストパターン３をマスクとして物理的な異方
性エツチングによって絶縁膜２に開１」２ａを形成する
方法である。　この方法では異方性エツチングの特性と
して絶縁膜２のｆｔｔｌ　Ｄ　２　ａの孔壁ずなわち周
面は鉛直になる。

第四の方法は、］−ツチングマスクとしてのレジメ１〜
とエツチングすべき膜とのエツチング選択比を故意に下
げて物理的異方性エツチングをすることにＪ、って、第
１０図に示すように開口２ａの口縁が第三の方法より上
広がりの開口を構成するよ・うに−［ツチングする方法
である。

［背景技術の問題点］ 前記第一の方法ではサイドエッチが生じるため、エツチ
ングによって絶縁膜等に形成した開口がマスクｑ法より
も大きくなることが避けられず、２〜３μｍ以下の線幅
の微細なデバイスの形成が不可能であった。　また、第
７図に示すように、絶縁膜２の開口２ａの口縁部におけ
る孔壁の傾斜角度が急峻である上、口縁部が波状に角張
っているので、該絶縁膜２上に他の膜を形成した場合、
該口縁部においてオーバーハングになりやすく膜切れが
生じやすい。（すなわち、ステップカバレッジが悪くな
る。） 絶縁膜としてＰＳＧＳｉＯ２いる第二の方法は、第一の
方法におけるステップカバレッジの問題点を改善し１＝
ものである。　すなわち、第一の方法では絶縁膜２の開
口２ａの口縁部が波状に角張るとともに該口縁部におけ
る孔壁の傾斜角度が急だったが、第二の方法によると、
第８図に示すように、ＰＳＧＳｉＯ２口４ａの口縁部は
丸（削り取られて孔壁の傾斜角度が第７図のものにくら
べて非常に緩かになり、従って前記第一の方法における
問題点の一つが改善されている。　しかしながら、第二
の方法もまた、第一の方法と同じくサイドエッチが生ず
るため、微細なデバイスの形成には適していない。

第三の方法は異方性エツチングであるため、開口２ａの
孔壁が鉛直になっていて開口２ａの寸法がレジストパタ
ーン等のマスクの寸法とほぼ同じになり、従って微細な
デバイスの製作には適している、　しかしながら、開口
２ａの口縁部が直角に波□状に角張るため、該絶縁膜２
上に他の膜を形成し／ｊ時に該口縁部におけるステップ
カバレッジが悪くなるという欠点があった。　また、開
口２ａと基板１との隅部が直角であるため、開口内に他
の膜を被覆するとここに膜切れが起る等の問題点もあっ
た。　更に、この方法ではエツチング粒子によって基板
等の下地を損傷しやすいという別の問題点もあった。

第四の方法によると、絶縁膜２の開口２ａを上広が、り
のテーパ状に形成できるとともに開口２ａの口縁部にエ
ツジを形成させずにほぼ丸くなるように形成づ−ること
かでき、しかも第−及び第二の方法の如く著しく大きな
ザイドエツチも生じないので、坦在のところ第四の方法
は微細デバイスの製造に最も適している。　しかしこの
方法によると、第三の方法と同様に開口２ａの下端の隅
部Ａが直角になるので、該開口部に他の膜を被覆する時
に被覆が完全でなくなる恐れがあり、その被覆不完全な
部分において絶縁不良が生じる危険性があった。

［発明の目的］ この発明の目的は、前記従来方法に存する各種の問題点
を有しない半導体装置の製造方法を提供するものである
。　更に詳細には、この発明の目的は、マスクとほぼ同
一寸法の開口部を絶縁膜等に形成することができるとと
もに、該開口部の口縁や孔底の隅部に鋭利な角部を形成
することのないエツチング方法を提供することである。

［発明の概要］ この発明による方法は、半導体基板上に被エツチング膜
を形成し、この被エツチング膜に薄層が残る程度に物理
的異方性エツチングをして開口を形成した後、該薄層が
消失するまで該開口内を化学的エツチングによって等方
性エツチングをすることを特徴とする。

この発明の特に好ましい方法は、半導体基板上に化学的
エツチング速疫の異なる二層の膜を上層が全層の１７７
以下となるように積層形成し、下層の膜に薄層が残るま
で物理的異方性エツチングによって上下両層の膜を連続
的にエツチングして開口を形成した後、該薄層が消失す
るまで該開口内を化学的等方性エツチングをするもので
ある。

この発明の方法によれば、孔壁が鉛直な開口を形成′づ
”ることかできるとともに、該開口の口縁部及び孔底周
縁部の隅部を丸くなだらかに形成することができ、その
結果、該開口に対して被着される膜や該開口内に被着さ
れる電極材料などの被着性及びステップカバレッジをよ
くし、また微細なパターンの形成が可能になる。

［発明の実施例］ 第１図乃〒第４図を参照して本発明の第一実施例につい
て説明覆る。

本発明の方法では、まず半導体基板１上に化学的１ツヂ
ング速度が比較的小さい第一の膜５を比較的厚く（例え
ば９０００Ｘ　）堆積させる。　この第一の膜５どしで
は、例えばプラズマＣＶＤ法によって形成されるプラズ
マＳ　＋　０２膜が適している。

続いて該第−の膜５の上に、該第−の膜５よりも化学的
Ｌツチング速度が大きい第二の膜６を該第−の膜５より
も薄り（例えば１０００入）堆積させる。　この第二の
膜６としては、例えばプラズマＣＶＤ法によって形成で
きるプラズマ窒化シリコン膜が好適である。

次に該第二の膜６の上に公知の方法で第２図に示すよう
にレジストパターン３を形成した後、該レジストパター
ン３をマスクとして該レジストパターン３の開口３ａ内
の膜を反応性イオンエツチング（以上にはＲＩＦと略記
する）で第３図のように第一の膜５の薄層５ａが残る深
さまで掘り込んで該膜内に開ロアを形成する。

最後に、開ロア内を化学的ドライエツチングによりエツ
チングし、開ロア内に基板表面が露出した時点でエツチ
ングを終了する。

以上のごとき工程で形成され７ｊ開ロアａでは、第４図
に示すように、その孔壁もしくは側壁面がほぼ鉛直面ど
なっており、また間ロアＡの口縁部及び孔底周縁の隅部
はわん曲した曲面となっていて鋭いエッヂや角（かど）
がない。　従って、レジストパターン剥１１を後に該開
ロアＡ内及び第二の膜６の十に仙の膜を形成ざＵ−た時
に核間に１７Δの口縁部及び隅部に対する膜の被着性が
よく、１−４つ目縁部及び孔底周縁の隅部にｄ３けるス
テップカバレッジも従来方法にくらべて著るしく改善さ
れる。

すなわら、本発明によれば、孔壁ｂｔ、＜は側壁面に対
する膜の被着性がよく且つストップカバレッジのよい膜
を形成ηることができる半導体装置製造プフ法が提供さ
れる。

なお、第１図乃至第４図に示した実施例では、半導体基
板−トに直接に形成した膜に対して本発明ｌｊ　’ｄ、
を適用づる場合を示しＩＣが、第５図及び第６図に示づ
ように、第一の膜５）と第二の膜６とが層間絶縁１．Ｓ
どして用いられている多層配線構造の半導体装置の製造
に本発明方法を適用することもで′いる１゜ 第り図及び第６図は本発明方法を多層配線のためのスル
ーボールもしくはジヨイントホールを形成りるために適
用した状態を示しており、同図においで、８は酸化膜、
９はＡ１性の電極及び下層配線、１０は上層配線である
。

この場合に５１前記実施例と同じように第一の膜す及び
第二の膜６どに前記のごとき間ロアを形成した後、該間
ロア内にアルミニウム等の電極配線材料を堆積させるこ
とによって上層配線１０を形成する。

なお、第二の膜６の膜厚が第−及び第二の膜の合５１膜
１ψの１／７以下の場合に開［１７の口縁部の傾斜角度
を最適にできることがわかった。

し発明の効果］ 以上の実施例から明らかであるように、本発明によれば
、微細なパターンの形成ができ、膜の被覆性（ステップ
カバレッジ）がよく、かつ下地を傷める恐れのない半導
体装置製造方法が提供される。　また、この発明の方法
にＪ、れば、半導体装置の絶縁性等の信頼性を向上する
ことができるとともに、従来ＲＩＥのみでエツチングし
ていた時に必要であった下地損傷回復のための後処理が
不要になる等の効果も得られる。

【図面の簡単な説明】

第１図乃至第４図は本発明方法の二「程を示す断面図、
第５図及び第６図は本発明方法の他の実施例の断面図、
第７図乃〒第１０図は従来の方法を説明づるノζめの半
導体装置の製造■程中の断面図である。 １・・・２１′、導（Ａ基板、　２・・・絶縁膜、　３
・・・レジストパターン、　４・・・ＰＳＧ膜、　５・
・・第一の膜、６・・・第二の膜、　７，７Ａ・・・開
口、　８・・・酸化Ｓ、９・・・電極及び下層配線、　
１ｏ・・・上層配線。 第１図 第２図 舶

Claims (1)

1. 【特許請求の範囲】 １　半導体基板上に直接にもしくは間接に被エツチング
   膜を形成づる工程と、該被エツチング膜の基板側に薄層
   が残るように該被エツチング膜を物理的異方性エツチン
   グすることにより該被エツチング膜に該薄層に達する開
   口を形成する工程と、該開口の内面に対して化学的エツ
   チングを行うことにより該薄層を除去するとともに該開
   口の周壁部をエツチングする工程とを含む半導体装置の
   製造方法。 ２　被エツチング膜を形成する工程が、半導体基板上に
   直接にもしくは間接に化学的エツチング速度の比較的小
   さい第一の膜を形成する工程と、該第−の膜の上に該第
   −の膜よりも化学的エツチング速度の大きい第二の膜を
   形成する工程とを含み、そして物理的異方性エツチング
   工程が、該第二の膜を物理的異方性エツチングによって
   開口するとともに該第−の膜の薄層が残るように該第−
   の膜を物理的異方性エツチングでエツチングすることに
   より該第二の膜を貫通して該第−の膜の該薄層に達する
   開口を形成する工程である特許請求の範囲第１項記載の
   半導体装置の製造方法。 ３　該第二の膜の形成工程において該第二の膜の膜厚が
   該第−及び第二の膜の合計膜厚の゛＼１′７以下となる
   ように該第二の膜を形成する特許請求の範囲第２項記載
   の半導体装置の製造方法。