JPH0661354A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0661354A JPH0661354A JP21024292A JP21024292A JPH0661354A JP H0661354 A JPH0661354 A JP H0661354A JP 21024292 A JP21024292 A JP 21024292A JP 21024292 A JP21024292 A JP 21024292A JP H0661354 A JPH0661354 A JP H0661354A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- contact hole
- upper layer
- resist film
- Prior art date
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- Withdrawn
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の製造方法、特に、多層配線の製
造方法に関し、コンタクトホールとこのコンタクトホー
ルを埋めて形成される配線との間の位置ずれをなくし
て、配線の微細化を可能にする多層配線の製造方法を提
供することを目的とする。 【構成】 下層導電体層１上に絶縁層２を形成し、絶縁
層２上にレジスト膜３を形成してパターニングして、コ
ンタクトホール形成領域４とコンタクトホール形成領域
４の短辺の長さより小さい幅を有する上層配線形成領域
５とからレジスト膜３を除去し、レジスト膜３をマスク
として絶縁層２をパターニングして、下層導電体層１に
達するコンタクトホール41と、コンタクトホール41の深
さより浅い上層配線形成用溝51とを形成し、上層配線形
成用溝51とコンタクトホール41とを埋めて絶縁層２上に
金属層６を形成し、この金属層６をエッチバッグして上
層配線61を形成する。
造方法に関し、コンタクトホールとこのコンタクトホー
ルを埋めて形成される配線との間の位置ずれをなくし
て、配線の微細化を可能にする多層配線の製造方法を提
供することを目的とする。 【構成】 下層導電体層１上に絶縁層２を形成し、絶縁
層２上にレジスト膜３を形成してパターニングして、コ
ンタクトホール形成領域４とコンタクトホール形成領域
４の短辺の長さより小さい幅を有する上層配線形成領域
５とからレジスト膜３を除去し、レジスト膜３をマスク
として絶縁層２をパターニングして、下層導電体層１に
達するコンタクトホール41と、コンタクトホール41の深
さより浅い上層配線形成用溝51とを形成し、上層配線形
成用溝51とコンタクトホール41とを埋めて絶縁層２上に
金属層６を形成し、この金属層６をエッチバッグして上
層配線61を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に、多層配線の製造方法に関する。
法、特に、多層配線の製造方法に関する。
【０００２】
【従来の技術】従来の多層配線の形成方法としては、ま
ず、下層配線あるいは半導体層上に絶縁層を形成し、こ
の絶縁層をパターニングして下層配線あるいは半導体層
に達するコンタクトホールを形成し、次いで、コンタク
トホールを埋めて絶縁層上に金属層を形成し、この金属
層をパターニングしてコンタクトホールを介して下層配
線あるいは半導体層に接する上層配線を形成する方法が
知られている。
ず、下層配線あるいは半導体層上に絶縁層を形成し、こ
の絶縁層をパターニングして下層配線あるいは半導体層
に達するコンタクトホールを形成し、次いで、コンタク
トホールを埋めて絶縁層上に金属層を形成し、この金属
層をパターニングしてコンタクトホールを介して下層配
線あるいは半導体層に接する上層配線を形成する方法が
知られている。
【０００３】
【発明が解決しようとする課題】コンタクトホールと上
層配線とはそれぞれ別のパターニング工程によって形成
されている。そのため、コンタクトホールと上層配線と
の間に位置ずれが生ずるので、配線形成上この位置ずれ
に相当する寸法余裕を見る必要があり、配線系の微細化
を妨げる要因となっている。
層配線とはそれぞれ別のパターニング工程によって形成
されている。そのため、コンタクトホールと上層配線と
の間に位置ずれが生ずるので、配線形成上この位置ずれ
に相当する寸法余裕を見る必要があり、配線系の微細化
を妨げる要因となっている。
【０００４】本発明の目的は、この欠点を解消すること
にあり、コンタクトホールとこのコンタクトホールを埋
めて形成される配線との間の位置ずれをなくして、配線
の微細化を可能にする多層配線の製造方法を提供するこ
とにある。
にあり、コンタクトホールとこのコンタクトホールを埋
めて形成される配線との間の位置ずれをなくして、配線
の微細化を可能にする多層配線の製造方法を提供するこ
とにある。
【０００５】
【課題を解決するための手段】上記の目的は、下層導電
体層（１）上に絶縁層（２）を形成し、この絶縁層
（２）上にレジスト膜（３）を形成し、このレジスト膜
（３）をパターニングして、コンタクトホール形成領域
（４）とこのコンタクトホール形成領域（４）の短辺の
長さより小さい幅を有する上層配線形成領域（５）とか
ら前記のレジスト膜（３）を除去し、このパターニング
されたレジスト膜（３）をマスクとして前記の絶縁層
（２）をパターニングして、この絶縁層（２）に前記の
下層導電体層（１）に達するコンタクトホール（41）
と、このコンタクトホール（41）の深さより浅い上層配
線形成用溝（51）とを形成し、この上層配線形成用溝
（51）と前記のコンタクトホール（41）とを埋めて前記
の絶縁層（２）上に金属層（６）を形成し、この金属層
（６）をエッチバッグして前記のコンタクトホール（4
1）と前記の上層配線形成用溝（51）とに残留し、前記
のコンタクトホール（41）を介して前記の下層導電体層
（１）と接する上層配線（61）を形成する工程を有する
半導体装置の製造方法によって達成される。
体層（１）上に絶縁層（２）を形成し、この絶縁層
（２）上にレジスト膜（３）を形成し、このレジスト膜
（３）をパターニングして、コンタクトホール形成領域
（４）とこのコンタクトホール形成領域（４）の短辺の
長さより小さい幅を有する上層配線形成領域（５）とか
ら前記のレジスト膜（３）を除去し、このパターニング
されたレジスト膜（３）をマスクとして前記の絶縁層
（２）をパターニングして、この絶縁層（２）に前記の
下層導電体層（１）に達するコンタクトホール（41）
と、このコンタクトホール（41）の深さより浅い上層配
線形成用溝（51）とを形成し、この上層配線形成用溝
（51）と前記のコンタクトホール（41）とを埋めて前記
の絶縁層（２）上に金属層（６）を形成し、この金属層
（６）をエッチバッグして前記のコンタクトホール（4
1）と前記の上層配線形成用溝（51）とに残留し、前記
のコンタクトホール（41）を介して前記の下層導電体層
（１）と接する上層配線（61）を形成する工程を有する
半導体装置の製造方法によって達成される。
【０００６】
【作用】本発明は、エッチングされるパターンの短辺の
長さが大きいほどエッチングレートが高くなるというロ
ーディング効果を配線形成に応用したものである。図１
に示すように、下層配線１上に形成されている絶縁層２
上にレジスト膜３を形成し、このレジスト膜３をフォト
リソグラフィー法を使用してパターニングして、下層配
線１上のコンタクトホール形成領域４とコンタクトホー
ル相互間を接続する上層配線形成領域５とから除去す
る。このとき、配線形成領域５の幅の大きさをコンタク
トホール形成領域４の短辺の大きさより小さく形成す
る。このレジスト膜３をマスクとして絶縁層２をエッチ
ングすると、ローディング効果によってコンタクトホー
ル形成領域４のエッチングレートは上層配線形成領域５
のエッチングレートより高くなるので、図２に示すよう
に、下層配線１に達するコンタクトホール41がエッチン
グ形成されたときに、配線形成領域５にはコンタクトホ
ール41の深さより浅い溝51が形成されることになる。こ
の状態の絶縁層２上に金属層を形成してエッチバックす
れば、図４に示すように、コンタクトホール41を介して
下層配線１と接する上層配線61が平坦に形成され、しか
も、コンタクトホール41と上層配線形成用溝51とが同一
のパターニング工程で形成されるので、コンタクトホー
ル41と上層配線61との間に位置ずれは発生しなくなる。
長さが大きいほどエッチングレートが高くなるというロ
ーディング効果を配線形成に応用したものである。図１
に示すように、下層配線１上に形成されている絶縁層２
上にレジスト膜３を形成し、このレジスト膜３をフォト
リソグラフィー法を使用してパターニングして、下層配
線１上のコンタクトホール形成領域４とコンタクトホー
ル相互間を接続する上層配線形成領域５とから除去す
る。このとき、配線形成領域５の幅の大きさをコンタク
トホール形成領域４の短辺の大きさより小さく形成す
る。このレジスト膜３をマスクとして絶縁層２をエッチ
ングすると、ローディング効果によってコンタクトホー
ル形成領域４のエッチングレートは上層配線形成領域５
のエッチングレートより高くなるので、図２に示すよう
に、下層配線１に達するコンタクトホール41がエッチン
グ形成されたときに、配線形成領域５にはコンタクトホ
ール41の深さより浅い溝51が形成されることになる。こ
の状態の絶縁層２上に金属層を形成してエッチバックす
れば、図４に示すように、コンタクトホール41を介して
下層配線１と接する上層配線61が平坦に形成され、しか
も、コンタクトホール41と上層配線形成用溝51とが同一
のパターニング工程で形成されるので、コンタクトホー
ル41と上層配線61との間に位置ずれは発生しなくなる。
【０００７】
【実施例】以下、図面を参照して、本発明の一実施例に
係る配線形成方法について説明する。
係る配線形成方法について説明する。
【０００８】図１（ａ），図１（ｂ）参照 図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）の
Ａ−Ａ′断面図である。図において、１は下層配線であ
り、２は絶縁層である。絶縁層２上にレジスト膜３を形
成し、フォトリソグラフィー法を使用してパターニング
して、コンタクトホール形成領域４から例えば０．８μ
ｍ□の大きさに、また、コンタクトホール相互間を接続
する上層配線形成領域５から例えば幅０．４μｍの大き
さにそれぞれ除去する。
Ａ−Ａ′断面図である。図において、１は下層配線であ
り、２は絶縁層である。絶縁層２上にレジスト膜３を形
成し、フォトリソグラフィー法を使用してパターニング
して、コンタクトホール形成領域４から例えば０．８μ
ｍ□の大きさに、また、コンタクトホール相互間を接続
する上層配線形成領域５から例えば幅０．４μｍの大き
さにそれぞれ除去する。
【０００９】図２参照 ＣＦ4 系ガスを使用してリアクティブイオンエッチング
を施すと、ローディング効果によって大きさが０．８μ
ｍ□のコンタクトホール形成領域４のエッチングレート
は０．４μｍ幅の上層配線形成領域５の約２倍になるの
で、下層配線１に達するコンタクトホール41とそれより
も深さの浅い上層配線形成用溝51とが形成される。
を施すと、ローディング効果によって大きさが０．８μ
ｍ□のコンタクトホール形成領域４のエッチングレート
は０．４μｍ幅の上層配線形成領域５の約２倍になるの
で、下層配線１に達するコンタクトホール41とそれより
も深さの浅い上層配線形成用溝51とが形成される。
【００１０】図３参照 レジスト膜３を除去し、ＣＶＤ法を使用してコンタクト
ホール41と上層配線形成用溝51とを埋めて絶縁層２上に
タングステン層６を形成する。
ホール41と上層配線形成用溝51とを埋めて絶縁層２上に
タングステン層６を形成する。
【００１１】図４参照 タングステン層６をエッチバックしてコンタクトホール
41内と上層配線形成用溝51とにタングステン層６を残留
させ、コンタクトホール41を介して下層配線１に接する
平坦な上層配線61を形成する。
41内と上層配線形成用溝51とにタングステン層６を残留
させ、コンタクトホール41を介して下層配線１に接する
平坦な上層配線61を形成する。
【００１２】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置の製造方法においては、下層導電体層上に形成さ
れた絶縁層に、ローディング効果を利用してコンタクト
ホールとコンタクトホールの深さより浅い上層配線形成
用溝とを同一のパターニング工程で形成し、このコンタ
クトホールと上層配線形成用溝とに金属層を埋めて上層
配線を形成するので、コンタクトホールと上層配線との
位置ずれをなくすことができ、半導体装置の微細化に寄
与するところが大である。
体装置の製造方法においては、下層導電体層上に形成さ
れた絶縁層に、ローディング効果を利用してコンタクト
ホールとコンタクトホールの深さより浅い上層配線形成
用溝とを同一のパターニング工程で形成し、このコンタ
クトホールと上層配線形成用溝とに金属層を埋めて上層
配線を形成するので、コンタクトホールと上層配線との
位置ずれをなくすことができ、半導体装置の微細化に寄
与するところが大である。
【図１】本発明に係る多層配線の形成工程説明図であ
り、（ｂ）は（ａ）のＡ−Ａ′断面図である。
り、（ｂ）は（ａ）のＡ−Ａ′断面図である。
【図２】本発明に係る多層配線の形成工程説明図であ
る。
る。
【図３】本発明に係る多層配線の形成工程説明図であ
る。
る。
【図４】本発明に係る多層配線の形成工程説明図であ
る。
る。
１ 下層導電体層（下層配線） ２ 絶縁層 ３ レジスト膜 ４ コンタクトホール形成領域 41 コンタクトホール ５ 上層配線形成領域 51 上層配線形成用溝 ６ 金属層 61 上層配線
Claims (1)
- 【請求項１】 下層導電体層（１）上に絶縁層（２）を
形成し、 該絶縁層（２）上にレジスト膜（３）を形成し、 該レジスト膜（３）をパターニングして、コンタクトホ
ール形成領域（４）と該コンタクトホール形成領域
（４）の短辺の長さより小さい幅を有する上層配線形成
領域（５）とから前記レジスト膜（３）を除去し、 該パターニングされたレジスト膜（３）をマスクとして
前記絶縁層（２）をパターニングして、該絶縁層（２）
に前記下層導電体層（１）に達するコンタクトホール
（41）と、該コンタクトホール（41）の深さより浅い上
層配線形成用溝（51）とを形成し、 該上層配線形成用溝（51）と前記コンタクトホール（4
1）とを埋めて前記絶縁層（２）上に金属層（６）を形
成し、該金属層（６）をエッチバッグして前記コンタク
トホール（41）と前記上層配線形成用溝（51）とに残留
し、前記コンタクトホール（41）を介して前記下層導電
体層（１）と接する上層配線（61）を形成する工程を有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21024292A JPH0661354A (ja) | 1992-08-06 | 1992-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21024292A JPH0661354A (ja) | 1992-08-06 | 1992-08-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661354A true JPH0661354A (ja) | 1994-03-04 |
Family
ID=16586141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21024292A Withdrawn JPH0661354A (ja) | 1992-08-06 | 1992-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661354A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4917444A (en) * | 1988-02-16 | 1990-04-17 | Fuji Jukogyo Kabushiki Kaisha | Antilock brake control method and system for motor vehicles |
| JPH06283525A (ja) * | 1993-03-26 | 1994-10-07 | Matsushita Electric Ind Co Ltd | 金属配線の形成方法 |
| US5585307A (en) * | 1995-02-27 | 1996-12-17 | Taiwan Semiconductor Manufacturing Company Ltd. | Forming a semi-recessed metal for better EM and Planarization using a silo mask |
-
1992
- 1992-08-06 JP JP21024292A patent/JPH0661354A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4917444A (en) * | 1988-02-16 | 1990-04-17 | Fuji Jukogyo Kabushiki Kaisha | Antilock brake control method and system for motor vehicles |
| JPH06283525A (ja) * | 1993-03-26 | 1994-10-07 | Matsushita Electric Ind Co Ltd | 金属配線の形成方法 |
| US5585307A (en) * | 1995-02-27 | 1996-12-17 | Taiwan Semiconductor Manufacturing Company Ltd. | Forming a semi-recessed metal for better EM and Planarization using a silo mask |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |