JPH0645332A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0645332A JPH0645332A JP4215793A JP21579392A JPH0645332A JP H0645332 A JPH0645332 A JP H0645332A JP 4215793 A JP4215793 A JP 4215793A JP 21579392 A JP21579392 A JP 21579392A JP H0645332 A JPH0645332 A JP H0645332A
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- JP
- Japan
- Prior art keywords
- wiring
- hole
- barrier metal
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 バリアメタル構造の多層配線構造における、
スルーホール部分の段差を緩和するとともに、スルーホ
ール抵抗を低減した半導体装置の製造方法を得る。 【構成】 少なくともスルーホール部分の上側バリアメ
タル３が除去された下側の配線２を形成する工程と、ス
ルーホールに相当する部分の下側配線に凸状に配線２を
一体形成する工程と、スルーホールを除く部分の層間膜
４の上側にバリアメタル３を形成し、この上に上側配線
２及びその上側バリアメタル３を形成する工程を含み、
スルーホール部分を下側配線の一部で埋めて平坦化を図
り、上下の配線をバリアメタルを介することなく直接接
続してスルーホール抵抗を低減させる。
スルーホール部分の段差を緩和するとともに、スルーホ
ール抵抗を低減した半導体装置の製造方法を得る。 【構成】 少なくともスルーホール部分の上側バリアメ
タル３が除去された下側の配線２を形成する工程と、ス
ルーホールに相当する部分の下側配線に凸状に配線２を
一体形成する工程と、スルーホールを除く部分の層間膜
４の上側にバリアメタル３を形成し、この上に上側配線
２及びその上側バリアメタル３を形成する工程を含み、
スルーホール部分を下側配線の一部で埋めて平坦化を図
り、上下の配線をバリアメタルを介することなく直接接
続してスルーホール抵抗を低減させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にバリアメタルの配線構造（バリアメタル／配
線／バリアメタル）を有する半導体装置の製造方法に関
する。
関し、特にバリアメタルの配線構造（バリアメタル／配
線／バリアメタル）を有する半導体装置の製造方法に関
する。
【０００２】
【従来の技術】近年の半導体装置の高集積化に伴って、
配線層の多層化、及び配線幅の微細化が進められてお
り、特に配線幅の低減により配線層間を接続するスルー
ホールの寸法は１×１μｍ以下と微細化されている。そ
のため、信頼性試験中に寸法のオープン不良が多発する
事故が生じており、その対策として、バリアメタルを配
線に挟んだ構造をした積層配線が提案されている。
配線層の多層化、及び配線幅の微細化が進められてお
り、特に配線幅の低減により配線層間を接続するスルー
ホールの寸法は１×１μｍ以下と微細化されている。そ
のため、信頼性試験中に寸法のオープン不良が多発する
事故が生じており、その対策として、バリアメタルを配
線に挟んだ構造をした積層配線が提案されている。
【０００３】図３は従来の一例を工程順に示す図であ
り、ここでは配線にＡｌ・Ｓｉ・Ｃｕ、バリアメタルに
Ｔｉ／ＴｉＮを使用した構成を示している。先ず、図３
（ａ）のように、バリアメタルとしてＴｉ／ＴｉＮ３で
上下を挟まれたＡｌＳｉＣｕ２からなる下河配線を半導
体基板１上に形成した後、図３（ｂ）のように、全面に
絶縁膜４を形成し、かつスルーホール部分の絶縁膜４を
除去する。次いで、図３（ｃ）のように、その上にＴｉ
／ＴｉＮ３，ＡｌＳｉＣｕ２，Ｔｉ／ＴｉＮ３を順次堆
積して上側配線を形成し、かつこれをスルーホール部分
を含む領域を残して選択エッチングして二層配線構造を
形成する。
り、ここでは配線にＡｌ・Ｓｉ・Ｃｕ、バリアメタルに
Ｔｉ／ＴｉＮを使用した構成を示している。先ず、図３
（ａ）のように、バリアメタルとしてＴｉ／ＴｉＮ３で
上下を挟まれたＡｌＳｉＣｕ２からなる下河配線を半導
体基板１上に形成した後、図３（ｂ）のように、全面に
絶縁膜４を形成し、かつスルーホール部分の絶縁膜４を
除去する。次いで、図３（ｃ）のように、その上にＴｉ
／ＴｉＮ３，ＡｌＳｉＣｕ２，Ｔｉ／ＴｉＮ３を順次堆
積して上側配線を形成し、かつこれをスルーホール部分
を含む領域を残して選択エッチングして二層配線構造を
形成する。
【０００４】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、スルーホール部分に絶縁膜４の膜厚の
段差が生じ、平坦性が悪化し、かつ上側配線と下側配線
の境にあるＴｉ／ＴｉＮ３が２層に重なるために、スル
ーホール抵抗が高くなるという問題がある。本発明の目
的は、スルーホール部分の段差を緩和するとともに、ス
ルーホール抵抗を低減した半導体装置の製造方法を提供
することにある。
の製造方法では、スルーホール部分に絶縁膜４の膜厚の
段差が生じ、平坦性が悪化し、かつ上側配線と下側配線
の境にあるＴｉ／ＴｉＮ３が２層に重なるために、スル
ーホール抵抗が高くなるという問題がある。本発明の目
的は、スルーホール部分の段差を緩和するとともに、ス
ルーホール抵抗を低減した半導体装置の製造方法を提供
することにある。
【０００５】
【課題を解決するための手段】本発明は、少なくともス
ルーホール部分の上側バリアメタルが除去された下側の
配線を形成する工程と、スルーホールに相当する部分の
下側配線に凸状に配線を一体形成する工程と、スルーホ
ールを除く部分の層間膜の上側にバリアメタルを形成
し、この上に上側配線及びその上側バリアメタルを形成
する工程を含んでいる。
ルーホール部分の上側バリアメタルが除去された下側の
配線を形成する工程と、スルーホールに相当する部分の
下側配線に凸状に配線を一体形成する工程と、スルーホ
ールを除く部分の層間膜の上側にバリアメタルを形成
し、この上に上側配線及びその上側バリアメタルを形成
する工程を含んでいる。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例の半導体装置の製造方法
を工程順に示す図である。先ず、図１（ａ）のように、
半導体基板１上にバリアメタルとしてＴｉ／ＴｉＮ３を
形成し、その上に配線材としてＡｌＳｉＣｕ２を形成す
る。そして、フォトレジスト５を塗布した上で、このフ
ォトレジスト５に対するスルーホール形成時の露光時間
を調整し、フォトレジストのスルーホール部分における
断面形状がオーバハング状となるように現像する。
る。図１は本発明の第１実施例の半導体装置の製造方法
を工程順に示す図である。先ず、図１（ａ）のように、
半導体基板１上にバリアメタルとしてＴｉ／ＴｉＮ３を
形成し、その上に配線材としてＡｌＳｉＣｕ２を形成す
る。そして、フォトレジスト５を塗布した上で、このフ
ォトレジスト５に対するスルーホール形成時の露光時間
を調整し、フォトレジストのスルーホール部分における
断面形状がオーバハング状となるように現像する。
【０００７】次いで、図１（ｂ）のように、前記フォト
レジスト５の上からＡｌＳｉＣｕ２を堆積する。このと
き、スルーホール部分ではフォトレジスト５から露呈さ
れたＡｌＳｉＣｕ２上にＡｌＳｉＣｕ２が堆積される。
その後、図１（ｃ）のように、フォトレジスト５を除去
するリフトオフ法を用いてスルーホール部の中央に当た
る山状のＡｌＳｉＣｕ２だけを残す。更に、全面にＴｉ
／ＴｉＮ３を形成し、下側配線を形成する。
レジスト５の上からＡｌＳｉＣｕ２を堆積する。このと
き、スルーホール部分ではフォトレジスト５から露呈さ
れたＡｌＳｉＣｕ２上にＡｌＳｉＣｕ２が堆積される。
その後、図１（ｃ）のように、フォトレジスト５を除去
するリフトオフ法を用いてスルーホール部の中央に当た
る山状のＡｌＳｉＣｕ２だけを残す。更に、全面にＴｉ
／ＴｉＮ３を形成し、下側配線を形成する。
【０００８】次いで、図１（ｄ）のように、全面に層間
膜として絶縁膜４を形成した後、図１（ｅ）のように、
スルーホール部分を選択的にエッチング除去する。そし
て、図１（ｆ）のように、全面にＴｉ／ＴｉＮ３を形成
した後、スルーホールの底辺部分だけＴｉ／ＴｉＮ３を
エッチングする。最後に、図１（ｇ）のように、ＡｌＳ
ｉＣｕ２を形成し、更にＴｉ／ＴｉＮ３を形成し、これ
を選択エッチングすることで上側配線を形成する。この
ときスルーホール部分では下側配線に接続され、スルー
ホールが形成される。
膜として絶縁膜４を形成した後、図１（ｅ）のように、
スルーホール部分を選択的にエッチング除去する。そし
て、図１（ｆ）のように、全面にＴｉ／ＴｉＮ３を形成
した後、スルーホールの底辺部分だけＴｉ／ＴｉＮ３を
エッチングする。最後に、図１（ｇ）のように、ＡｌＳ
ｉＣｕ２を形成し、更にＴｉ／ＴｉＮ３を形成し、これ
を選択エッチングすることで上側配線を形成する。この
ときスルーホール部分では下側配線に接続され、スルー
ホールが形成される。
【０００９】この方法により形成されたスルーホールで
は、スルーホール部分に予め形成したＡｌＳｉＣｕ２に
よってスルーホール部分の下側配線が凸状に形成されて
いるため、上側配線はスルーホール部分において下側に
凹む量が低減され、全体としてスルーホール部の平坦性
が改善される。更に，下側配線と上側配線との境部には
Ｔｉ／ＴｉＮが存在していないため、スルーホール抵抗
を３５％ほど低減することができる。
は、スルーホール部分に予め形成したＡｌＳｉＣｕ２に
よってスルーホール部分の下側配線が凸状に形成されて
いるため、上側配線はスルーホール部分において下側に
凹む量が低減され、全体としてスルーホール部の平坦性
が改善される。更に，下側配線と上側配線との境部には
Ｔｉ／ＴｉＮが存在していないため、スルーホール抵抗
を３５％ほど低減することができる。
【００１０】図２は本発明の第２実施例の製造工程を示
す断面図である。図２（ａ）のように、半導体基板１上
にＴｉ／ＴｉＮ３で上下を挟んだＡｌＳｉＣｕ２を形成
した後、図２（ｂ）ようにフォトレジスト５を塗布し、
これを露光，現像してマスクを形成した上で、フォトリ
ソグラフィ技術を用いてスルーホール部のＴｉ／ＴｉＮ
３をエッチングする。更に、図２（ｃ）のように、層間
膜として絶縁膜４を形成し、かつこれを選択エッチング
する。
す断面図である。図２（ａ）のように、半導体基板１上
にＴｉ／ＴｉＮ３で上下を挟んだＡｌＳｉＣｕ２を形成
した後、図２（ｂ）ようにフォトレジスト５を塗布し、
これを露光，現像してマスクを形成した上で、フォトリ
ソグラフィ技術を用いてスルーホール部のＴｉ／ＴｉＮ
３をエッチングする。更に、図２（ｃ）のように、層間
膜として絶縁膜４を形成し、かつこれを選択エッチング
する。
【００１１】次いで、図２（ｄ）のように、全面にＴｉ
／ＴｉＮ３を形成し、再度フォトレジスト６を塗布し、
露光，現像してマスクを形成した上で、フォトリソグラ
フィ技術を用いてスルーホール部のＴｉ／ＴｉＮ３をエ
ッチングする。そして、図２（ｅ）のように、全面にＡ
ｌＳｉＣｕ２をスルーホールの深さ以上に形成する。そ
して、図２（ｆ）のように、ＡｌＳｉＣｕ２を表面が平
坦になるようにエッチングし、表面を平坦化する。しか
る後、図２（ｇ）のように、ＡｌＳｉＣｕ２とＴｉ／Ｔ
ｉＮ３を形成し、かつスルーホール部分を含む領域を残
してエッチングすることでスルーホールを形成する。
／ＴｉＮ３を形成し、再度フォトレジスト６を塗布し、
露光，現像してマスクを形成した上で、フォトリソグラ
フィ技術を用いてスルーホール部のＴｉ／ＴｉＮ３をエ
ッチングする。そして、図２（ｅ）のように、全面にＡ
ｌＳｉＣｕ２をスルーホールの深さ以上に形成する。そ
して、図２（ｆ）のように、ＡｌＳｉＣｕ２を表面が平
坦になるようにエッチングし、表面を平坦化する。しか
る後、図２（ｇ）のように、ＡｌＳｉＣｕ２とＴｉ／Ｔ
ｉＮ３を形成し、かつスルーホール部分を含む領域を残
してエッチングすることでスルーホールを形成する。
【００１２】この方法により形成されたスルーホールで
は、絶縁膜４のスルーホール部をＡｌＳｉＣｕ２で完全
に埋設するために、スルーホール部の平坦性を極めて良
好に改善する。また、スルーホール部分では下側配線の
ＡｌＳｉＣｕ２と上側配線のＡｌＳｉＣｕ２が直接接続
されるため、両者の境にＴｉ／ＴｉＮ３が存在してはお
らず、スルーホール抵抗を低減することができる。
は、絶縁膜４のスルーホール部をＡｌＳｉＣｕ２で完全
に埋設するために、スルーホール部の平坦性を極めて良
好に改善する。また、スルーホール部分では下側配線の
ＡｌＳｉＣｕ２と上側配線のＡｌＳｉＣｕ２が直接接続
されるため、両者の境にＴｉ／ＴｉＮ３が存在してはお
らず、スルーホール抵抗を低減することができる。
【００１３】
【発明の効果】以上説明したように本発明は、下側配線
のスルーホール部分にはバリアメタルを設けずに下側配
線と一体に凸状の配線を形成し、その上に上側配線を形
成しているので、スルーホール部分を下側配線の一部で
埋めてスルーホール部分の平坦性化を図るとともに、ス
ルーホール部分では上下の配線がバリアメタルを介する
ことなく直接接続されるためスルーホール抵抗が向上す
るという効果を得ることができる。
のスルーホール部分にはバリアメタルを設けずに下側配
線と一体に凸状の配線を形成し、その上に上側配線を形
成しているので、スルーホール部分を下側配線の一部で
埋めてスルーホール部分の平坦性化を図るとともに、ス
ルーホール部分では上下の配線がバリアメタルを介する
ことなく直接接続されるためスルーホール抵抗が向上す
るという効果を得ることができる。
【図１】本発明の第１実施例を製造工程順に示す断面図
である。
である。
【図２】本発明の第２実施例を製造工程順に示す断面図
である。
である。
【図３】従来の製造方法を工程順に示す断面図である。
１ 半導体基板 ２ ＡｌＳｉＣｕ ３ Ｔｉ／ＴｉＮ ４ 絶縁膜（層間膜） ５，６ フォトレジスト
Claims (1)
- 【請求項１】 上下をバリアメタルで挟まれた配線を多
層に構成してなる半導体装置の製造に際し、少なくとも
スルーホール部分の上側バリアメタルが除去された下側
の配線を形成する工程と、スルーホールに相当する部分
の下側配線に凸状に配線を一体形成する工程と、スルー
ホールを除く部分の層間膜の上側にバリアメタルを形成
し、この上に上側配線及びその上側バリアメタルを形成
する工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215793A JPH0645332A (ja) | 1992-07-22 | 1992-07-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215793A JPH0645332A (ja) | 1992-07-22 | 1992-07-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645332A true JPH0645332A (ja) | 1994-02-18 |
Family
ID=16678338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4215793A Pending JPH0645332A (ja) | 1992-07-22 | 1992-07-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645332A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429519B1 (en) | 1997-04-03 | 2002-08-06 | International Business Machines Corporation | Wiring structures containing interconnected metal and wiring levels including a continuous, single crystalline or polycrystalline conductive material having one or more twin boundaries |
| US6796439B2 (en) | 2001-05-11 | 2004-09-28 | Heraeus Quarzglas Gmbh & Co. Kg | Vertical type wafer supporting jig |
-
1992
- 1992-07-22 JP JP4215793A patent/JPH0645332A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429519B1 (en) | 1997-04-03 | 2002-08-06 | International Business Machines Corporation | Wiring structures containing interconnected metal and wiring levels including a continuous, single crystalline or polycrystalline conductive material having one or more twin boundaries |
| US6796439B2 (en) | 2001-05-11 | 2004-09-28 | Heraeus Quarzglas Gmbh & Co. Kg | Vertical type wafer supporting jig |
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