JPH0645332A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0645332A JPH0645332A JP4215793A JP21579392A JPH0645332A JP H0645332 A JPH0645332 A JP H0645332A JP 4215793 A JP4215793 A JP 4215793A JP 21579392 A JP21579392 A JP 21579392A JP H0645332 A JPH0645332 A JP H0645332A
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- Japan
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- hole
- barrier metal
- forming
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
スルーホール部分の段差を緩和するとともに、スルーホ
ール抵抗を低減した半導体装置の製造方法を得る。 【構成】 少なくともスルーホール部分の上側バリアメ
タル3が除去された下側の配線2を形成する工程と、ス
ルーホールに相当する部分の下側配線に凸状に配線2を
一体形成する工程と、スルーホールを除く部分の層間膜
4の上側にバリアメタル3を形成し、この上に上側配線
2及びその上側バリアメタル3を形成する工程を含み、
スルーホール部分を下側配線の一部で埋めて平坦化を図
り、上下の配線をバリアメタルを介することなく直接接
続してスルーホール抵抗を低減させる。
Description
関し、特にバリアメタルの配線構造(バリアメタル/配
線/バリアメタル)を有する半導体装置の製造方法に関
する。
配線層の多層化、及び配線幅の微細化が進められてお
り、特に配線幅の低減により配線層間を接続するスルー
ホールの寸法は1×1μm以下と微細化されている。そ
のため、信頼性試験中に寸法のオープン不良が多発する
事故が生じており、その対策として、バリアメタルを配
線に挟んだ構造をした積層配線が提案されている。
り、ここでは配線にAl・Si・Cu、バリアメタルに
Ti/TiNを使用した構成を示している。先ず、図3
(a)のように、バリアメタルとしてTi/TiN3で
上下を挟まれたAlSiCu2からなる下河配線を半導
体基板1上に形成した後、図3(b)のように、全面に
絶縁膜4を形成し、かつスルーホール部分の絶縁膜4を
除去する。次いで、図3(c)のように、その上にTi
/TiN3,AlSiCu2,Ti/TiN3を順次堆
積して上側配線を形成し、かつこれをスルーホール部分
を含む領域を残して選択エッチングして二層配線構造を
形成する。
の製造方法では、スルーホール部分に絶縁膜4の膜厚の
段差が生じ、平坦性が悪化し、かつ上側配線と下側配線
の境にあるTi/TiN3が2層に重なるために、スル
ーホール抵抗が高くなるという問題がある。本発明の目
的は、スルーホール部分の段差を緩和するとともに、ス
ルーホール抵抗を低減した半導体装置の製造方法を提供
することにある。
ルーホール部分の上側バリアメタルが除去された下側の
配線を形成する工程と、スルーホールに相当する部分の
下側配線に凸状に配線を一体形成する工程と、スルーホ
ールを除く部分の層間膜の上側にバリアメタルを形成
し、この上に上側配線及びその上側バリアメタルを形成
する工程を含んでいる。
る。図1は本発明の第1実施例の半導体装置の製造方法
を工程順に示す図である。先ず、図1(a)のように、
半導体基板1上にバリアメタルとしてTi/TiN3を
形成し、その上に配線材としてAlSiCu2を形成す
る。そして、フォトレジスト5を塗布した上で、このフ
ォトレジスト5に対するスルーホール形成時の露光時間
を調整し、フォトレジストのスルーホール部分における
断面形状がオーバハング状となるように現像する。
レジスト5の上からAlSiCu2を堆積する。このと
き、スルーホール部分ではフォトレジスト5から露呈さ
れたAlSiCu2上にAlSiCu2が堆積される。
その後、図1(c)のように、フォトレジスト5を除去
するリフトオフ法を用いてスルーホール部の中央に当た
る山状のAlSiCu2だけを残す。更に、全面にTi
/TiN3を形成し、下側配線を形成する。
膜として絶縁膜4を形成した後、図1(e)のように、
スルーホール部分を選択的にエッチング除去する。そし
て、図1(f)のように、全面にTi/TiN3を形成
した後、スルーホールの底辺部分だけTi/TiN3を
エッチングする。最後に、図1(g)のように、AlS
iCu2を形成し、更にTi/TiN3を形成し、これ
を選択エッチングすることで上側配線を形成する。この
ときスルーホール部分では下側配線に接続され、スルー
ホールが形成される。
は、スルーホール部分に予め形成したAlSiCu2に
よってスルーホール部分の下側配線が凸状に形成されて
いるため、上側配線はスルーホール部分において下側に
凹む量が低減され、全体としてスルーホール部の平坦性
が改善される。更に,下側配線と上側配線との境部には
Ti/TiNが存在していないため、スルーホール抵抗
を35%ほど低減することができる。
す断面図である。図2(a)のように、半導体基板1上
にTi/TiN3で上下を挟んだAlSiCu2を形成
した後、図2(b)ようにフォトレジスト5を塗布し、
これを露光,現像してマスクを形成した上で、フォトリ
ソグラフィ技術を用いてスルーホール部のTi/TiN
3をエッチングする。更に、図2(c)のように、層間
膜として絶縁膜4を形成し、かつこれを選択エッチング
する。
/TiN3を形成し、再度フォトレジスト6を塗布し、
露光,現像してマスクを形成した上で、フォトリソグラ
フィ技術を用いてスルーホール部のTi/TiN3をエ
ッチングする。そして、図2(e)のように、全面にA
lSiCu2をスルーホールの深さ以上に形成する。そ
して、図2(f)のように、AlSiCu2を表面が平
坦になるようにエッチングし、表面を平坦化する。しか
る後、図2(g)のように、AlSiCu2とTi/T
iN3を形成し、かつスルーホール部分を含む領域を残
してエッチングすることでスルーホールを形成する。
は、絶縁膜4のスルーホール部をAlSiCu2で完全
に埋設するために、スルーホール部の平坦性を極めて良
好に改善する。また、スルーホール部分では下側配線の
AlSiCu2と上側配線のAlSiCu2が直接接続
されるため、両者の境にTi/TiN3が存在してはお
らず、スルーホール抵抗を低減することができる。
のスルーホール部分にはバリアメタルを設けずに下側配
線と一体に凸状の配線を形成し、その上に上側配線を形
成しているので、スルーホール部分を下側配線の一部で
埋めてスルーホール部分の平坦性化を図るとともに、ス
ルーホール部分では上下の配線がバリアメタルを介する
ことなく直接接続されるためスルーホール抵抗が向上す
るという効果を得ることができる。
である。
である。
Claims (1)
- 【請求項1】 上下をバリアメタルで挟まれた配線を多
層に構成してなる半導体装置の製造に際し、少なくとも
スルーホール部分の上側バリアメタルが除去された下側
の配線を形成する工程と、スルーホールに相当する部分
の下側配線に凸状に配線を一体形成する工程と、スルー
ホールを除く部分の層間膜の上側にバリアメタルを形成
し、この上に上側配線及びその上側バリアメタルを形成
する工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4215793A JPH0645332A (ja) | 1992-07-22 | 1992-07-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4215793A JPH0645332A (ja) | 1992-07-22 | 1992-07-22 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0645332A true JPH0645332A (ja) | 1994-02-18 |
Family
ID=16678338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4215793A Pending JPH0645332A (ja) | 1992-07-22 | 1992-07-22 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0645332A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6429519B1 (en) | 1997-04-03 | 2002-08-06 | International Business Machines Corporation | Wiring structures containing interconnected metal and wiring levels including a continuous, single crystalline or polycrystalline conductive material having one or more twin boundaries |
US6796439B2 (en) | 2001-05-11 | 2004-09-28 | Heraeus Quarzglas Gmbh & Co. Kg | Vertical type wafer supporting jig |
-
1992
- 1992-07-22 JP JP4215793A patent/JPH0645332A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6429519B1 (en) | 1997-04-03 | 2002-08-06 | International Business Machines Corporation | Wiring structures containing interconnected metal and wiring levels including a continuous, single crystalline or polycrystalline conductive material having one or more twin boundaries |
US6796439B2 (en) | 2001-05-11 | 2004-09-28 | Heraeus Quarzglas Gmbh & Co. Kg | Vertical type wafer supporting jig |
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