JPS59117236A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59117236A JPS59117236A JP22618182A JP22618182A JPS59117236A JP S59117236 A JPS59117236 A JP S59117236A JP 22618182 A JP22618182 A JP 22618182A JP 22618182 A JP22618182 A JP 22618182A JP S59117236 A JPS59117236 A JP S59117236A
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- JP
- Japan
- Prior art keywords
- wiring
- layer
- hole
- insulating film
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の多層配線構造に関する。
従来よｌｃ、ＬｓＩ等の集積回路を有する半導体基体表
面上では配線を２層構造とし、層間に絶縁膜を介挿させ
、この絶縁膜にあけた透孔（スル１ホール）を通して上
下の配線を相互に接続する。ところで集積回路がよシ太
規模化し、複雑化すると３層以上の配線構造が必要とな
る。２層配線構造の場合、第１層（下層）の電極（配線
）と第２層（上層）の配線とを接続する透孔は１種類で
あるが、３層配線以上になると、第一２層と第３層（最
上層）の配線間を接続するための他の種類の透孔等が必
要となってくる。この場合、上層側になるほど配線の間
で層間絶縁膜の段差が大きくなるという問題がある。す
なわち第１図に示すように下層側に絶縁膜１や配線２に
よる段差ができ、その上で他の絶縁膜３や配線４による
段差が重なるような場合、段差がさらに強調されて大き
くなる。なお各層を形成するためのマスクパターン間で
は上下の層膜差の位置は考慮されないのが普通であるか
ら、段差が重なる可能性は少なくなく、したがって上層
で段差を小さくすることは困難である。このような大き
くなった段差を覆うように形成された絶縁膜はその部分
で膜厚（例えば第１図ｈ）が大きくなる。このような膜
厚の大きい絶縁膜に通常のホトレジストマスク６を使っ
て透孔（スルーホール）を形成しようとすると、第２図
にわかシやすく図−示するように、絶縁膜３の側面方向
へのエッチ（矢印で示す）は進行するが透孔５の底部の
開口面積Ｓ、はマスク６の面積Ｓ、に比して小面積にな
シ、（例えば、Ｓｌ ：５層５μｍ。
面上では配線を２層構造とし、層間に絶縁膜を介挿させ
、この絶縁膜にあけた透孔（スル１ホール）を通して上
下の配線を相互に接続する。ところで集積回路がよシ太
規模化し、複雑化すると３層以上の配線構造が必要とな
る。２層配線構造の場合、第１層（下層）の電極（配線
）と第２層（上層）の配線とを接続する透孔は１種類で
あるが、３層配線以上になると、第一２層と第３層（最
上層）の配線間を接続するための他の種類の透孔等が必
要となってくる。この場合、上層側になるほど配線の間
で層間絶縁膜の段差が大きくなるという問題がある。す
なわち第１図に示すように下層側に絶縁膜１や配線２に
よる段差ができ、その上で他の絶縁膜３や配線４による
段差が重なるような場合、段差がさらに強調されて大き
くなる。なお各層を形成するためのマスクパターン間で
は上下の層膜差の位置は考慮されないのが普通であるか
ら、段差が重なる可能性は少なくなく、したがって上層
で段差を小さくすることは困難である。このような大き
くなった段差を覆うように形成された絶縁膜はその部分
で膜厚（例えば第１図ｈ）が大きくなる。このような膜
厚の大きい絶縁膜に通常のホトレジストマスク６を使っ
て透孔（スルーホール）を形成しようとすると、第２図
にわかシやすく図−示するように、絶縁膜３の側面方向
へのエッチ（矢印で示す）は進行するが透孔５の底部の
開口面積Ｓ、はマスク６の面積Ｓ、に比して小面積にな
シ、（例えば、Ｓｌ ：５層５μｍ。
Ｓ２：３層３μｍり絶縁膜が厚いほど開き難くなる。一
般に上層の層間絶縁膜には有機樹脂等が使われ厚く形成
されるから、段差のない個所においても透孔を得るのは
困難である。
般に上層の層間絶縁膜には有機樹脂等が使われ厚く形成
されるから、段差のない個所においても透孔を得るのは
困難である。
本発明は上記した問題を解決するプζめになされたもの
であシ、その目的とすることは３層以上の多層配線技術
の実現にある。
であシ、その目的とすることは３層以上の多層配線技術
の実現にある。
以下実施例にそって本発明の内容を詳述する。
第３図〜第７図は半導体装置において３層の配線構造を
形成する場合の一実施例を製造プロセスに従って工程断
面図によシ示すものであシ、各工程は下記の通シ。
形成する場合の一実施例を製造プロセスに従って工程断
面図によシ示すものであシ、各工程は下記の通シ。
（１）第３図に示すように、半導体素子の形成された半
導体基体７表面の酸化膜（Ｓｉｎ２膜）８の一部をコン
タクトホトエッチした上Ａａを蒸着し、パターニングエ
ッチして第１層のＡＡ配線９を形成する。このときの酸
化膜のコンタクト孔の一辺の寸法を４１ とする。
導体基体７表面の酸化膜（Ｓｉｎ２膜）８の一部をコン
タクトホトエッチした上Ａａを蒸着し、パターニングエ
ッチして第１層のＡＡ配線９を形成する。このときの酸
化膜のコンタクト孔の一辺の寸法を４１ とする。
（２）例えばＣＶＤ（気相化学析出）法にょるＰＳＧ（
リン・シリケートガラス）等よりなる第１の層間絶縁膜
１０を形成し、第４図に示すようにホトエッチによシス
ルーホール（透孔）１１をあけ。
リン・シリケートガラス）等よりなる第１の層間絶縁膜
１０を形成し、第４図に示すようにホトエッチによシス
ルーホール（透孔）１１をあけ。
ＡＡ配線９の一部を露出する。このときのスルーホール
１１の一辺の寸法を看、とする。−ｅ ｔ ハｌ） ＋
よシも大きくとるようにする。
１１の一辺の寸法を看、とする。−ｅ ｔ ハｌ） ＋
よシも大きくとるようにする。
（３）第５図に示すようにＡ２を蒸着し、パターニング
エッチして第２層のＡＡ配線１２を形成する。
エッチして第２層のＡＡ配線１２を形成する。
（４）例えばポリイミド系樹脂を全面に塗布することに
よシ第２の層間絶縁膜１３を第６図に示すように形成し
、ホトエッチにょシスルーホール１４をあけ第２層Ａｌ
配線１２の一部を露出する。このときのスルーホール１
４の一辺の寸法を！、とする。この、、ｅｓはｌ、よシ
も大きくとることが必要である。
よシ第２の層間絶縁膜１３を第６図に示すように形成し
、ホトエッチにょシスルーホール１４をあけ第２層Ａｌ
配線１２の一部を露出する。このときのスルーホール１
４の一辺の寸法を！、とする。この、、ｅｓはｌ、よシ
も大きくとることが必要である。
（５）第７図に示すようにＡ４を蒸着し、第３層のＡＡ
配線１５を完成する。第８図は第７図に対応する完成時
の各人ｐ配線パターンとスルーポールの位置を示す平面
図である。同図において、スルーホールの径はＡ １＜
ｌ ｔ ＜ １３ ｇの関係にあることが示される。
配線１５を完成する。第８図は第７図に対応する完成時
の各人ｐ配線パターンとスルーポールの位置を示す平面
図である。同図において、スルーホールの径はＡ １＜
ｌ ｔ ＜ １３ ｇの関係にあることが示される。
以上実施例で述べたように本発明では多層配線を有する
半導体装置において、第ｎ層と第（ｎ＋１）層の配線間
を接続するスルーホールの面積よシも第（ｎ＋１）層と
第（ｎ＋２）層の配線間を接続するスルーホールの面積
を大きくとることで、配線間のスルーホールの適切な寸
法面積を得ることができ段差や膜厚による配線間接続の
支障をなくすことができ、多層配線構造を実現できる。
半導体装置において、第ｎ層と第（ｎ＋１）層の配線間
を接続するスルーホールの面積よシも第（ｎ＋１）層と
第（ｎ＋２）層の配線間を接続するスルーホールの面積
を大きくとることで、配線間のスルーホールの適切な寸
法面積を得ることができ段差や膜厚による配線間接続の
支障をなくすことができ、多層配線構造を実現できる。
なお、ＩＣにおいて周辺部の最上層配線に接続されるボ
ンディングバンドを形成するためのスルーホールについ
ては本発明とは別途に考えるものとする。
ンディングバンドを形成するためのスルーホールについ
ては本発明とは別途に考えるものとする。
本発明は前記実施例に限定されるものでなく、これ以外
に種々の変形例を有する。
に種々の変形例を有する。
例えば第１層の配線はＡ、６配線でなくポリＳｉ配線又
はＭｏ配線であってもよい。
はＭｏ配線であってもよい。
層間絶縁膜はＣＶＤ−ＰＳＧやポリイミド樹脂以外にＣ
ＶＤ１１ｓｉｏ、やプラスマｓｉ、Ｎ４等を使用し、あ
るいはこれらの物質から適当に選んだものを併用しても
よい。
ＶＤ１１ｓｉｏ、やプラスマｓｉ、Ｎ４等を使用し、あ
るいはこれらの物質から適当に選んだものを併用しても
よい。
本発明は多層配線を有する半導体装置一般に適用するこ
とができる。
とができる。
第１図及び第２図は多層配線構造における一部断面図で
ある。 第３図〜第７図は本発明の一実施例を示す半導体装置の
多層配線形成プロセスの工程断面図である。 第８図は第７図に対応する各配線とスルーホールの形状
、配置を示す平面図である。 １・・・絶縁膜、２・・・配線、３・・・絶縁膜、４・
・・配線、５・・・透孔（スルーホール）、６・・・ホ
トレジストマスク、７・・・半導体基体、８・・・酸化
膜、９用第１層の配線、１０・・・第１の層間絶縁膜、
１１・・・スルーホール、１２・・・第２層のＡｌ配線
、１３・・・第２の層間絶縁膜、１４・・・スルーホー
ル、１５・・・第３層のＡｌ配線。 第 １ 図 ρ 第 ３ 図 第 ４ 図 第 ５ 図
ある。 第３図〜第７図は本発明の一実施例を示す半導体装置の
多層配線形成プロセスの工程断面図である。 第８図は第７図に対応する各配線とスルーホールの形状
、配置を示す平面図である。 １・・・絶縁膜、２・・・配線、３・・・絶縁膜、４・
・・配線、５・・・透孔（スルーホール）、６・・・ホ
トレジストマスク、７・・・半導体基体、８・・・酸化
膜、９用第１層の配線、１０・・・第１の層間絶縁膜、
１１・・・スルーホール、１２・・・第２層のＡｌ配線
、１３・・・第２の層間絶縁膜、１４・・・スルーホー
ル、１５・・・第３層のＡｌ配線。 第 １ 図 ρ 第 ３ 図 第 ４ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、＃導体素子の形成された基体表面上に複数層の配線
が各層間の絶縁膜を介して形成されるとともに上記配線
は、眉間の絶縁膜の透孔を通して相互に接続された半導
体装置において、下層の絶縁膜の透孔の断面積よシも上
層の絶縁膜の透孔の断面積を大きく形成したことを特徴
とする半導体装置。 ２、複数層の配線は少なくとも３層以上である特許請求
の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22618182A JPS59117236A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22618182A JPS59117236A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2957190A Division JPH0340449A (ja) | 1990-02-13 | 1990-02-13 | 集積回路を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117236A true JPS59117236A (ja) | 1984-07-06 |
| JPH0115142B2 JPH0115142B2 (ja) | 1989-03-15 |
Family
ID=16841150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22618182A Granted JPS59117236A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117236A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114551A (ja) * | 1984-11-09 | 1986-06-02 | Toshiba Corp | 半導体集積回路装置 |
| EP0459772A2 (en) * | 1990-05-31 | 1991-12-04 | Canon Kabushiki Kaisha | Method of forming the wiring of a semiconductor circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS494622U (ja) * | 1972-04-13 | 1974-01-15 | ||
| JPS56161655A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Multilayer aluminum wiring for semiconductor device |
-
1982
- 1982-12-24 JP JP22618182A patent/JPS59117236A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS494622U (ja) * | 1972-04-13 | 1974-01-15 | ||
| JPS56161655A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Multilayer aluminum wiring for semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114551A (ja) * | 1984-11-09 | 1986-06-02 | Toshiba Corp | 半導体集積回路装置 |
| EP0459772A2 (en) * | 1990-05-31 | 1991-12-04 | Canon Kabushiki Kaisha | Method of forming the wiring of a semiconductor circuit |
| US5404046A (en) * | 1990-05-31 | 1995-04-04 | Canon Kabushiki Kaisha | Flat semiconductor wiring layers |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0115142B2 (ja) | 1989-03-15 |
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