JPS62145842A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62145842A JPS62145842A JP28875585A JP28875585A JPS62145842A JP S62145842 A JPS62145842 A JP S62145842A JP 28875585 A JP28875585 A JP 28875585A JP 28875585 A JP28875585 A JP 28875585A JP S62145842 A JPS62145842 A JP S62145842A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- pattern
- hole
- aluminum wiring
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特に多層配線に
おけるスルー・ホールの形成方法に関する０ （従来の技術） 多層配線半導体装置では配線間の相互接続は全てスルー
−ホールを介して行なわれる。従って、一つの多層配線
半導体装置内には多数のスルー・ホールが存在しその形
状および配線との位置ズレマージンの大きさが配線カバ
レージの良否および配線密度の大小にそれぞれ深く関わ
り合うこととなるので、スルー−ホールの形成は半導体
装置の製造上きわめて重要な技術である。
おけるスルー・ホールの形成方法に関する０ （従来の技術） 多層配線半導体装置では配線間の相互接続は全てスルー
−ホールを介して行なわれる。従って、一つの多層配線
半導体装置内には多数のスルー・ホールが存在しその形
状および配線との位置ズレマージンの大きさが配線カバ
レージの良否および配線密度の大小にそれぞれ深く関わ
り合うこととなるので、スルー−ホールの形成は半導体
装置の製造上きわめて重要な技術である。
スルー・ホールの形成には、通常、光露光技術を利用し
た写真蝕刻法が主として用いられており、従来、このス
ルー・ホールはアルミ配線導体上の層間絶縁膜に直接開
孔部金膜けることによって形成されて来た。
た写真蝕刻法が主として用いられており、従来、このス
ルー・ホールはアルミ配線導体上の層間絶縁膜に直接開
孔部金膜けることによって形成されて来た。
（発明が解決しようとする問題点）
しかし、従来のこの形成方法によるとアルミ配線導体と
マスクとの位置合わせが難しいので比較的大きな位置合
わせマージンが必要となり、スルー・ホールを形成すべ
き部分のアルミ配線パターン幅は局部的にふくらみ配線
ピッチ間隔を必要以上に拡大せしめる。従って、形成し
得る配線ピッチには自づと最小の限界点が生じこれ以下
の微細パターンの配線を形成せしめることができない。
マスクとの位置合わせが難しいので比較的大きな位置合
わせマージンが必要となり、スルー・ホールを形成すべ
き部分のアルミ配線パターン幅は局部的にふくらみ配線
ピッチ間隔を必要以上に拡大せしめる。従って、形成し
得る配線ピッチには自づと最小の限界点が生じこれ以下
の微細パターンの配線を形成せしめることができない。
また、従来の形成方法によると、開孔されるスルー・ホ
ールの孔径はマスク・パターン径に深く依存し必ずマス
ク・パターン径より大きく形成されるので微細孔を形成
することも難しい。
ールの孔径はマスク・パターン径に深く依存し必ずマス
ク・パターン径より大きく形成されるので微細孔を形成
することも難しい。
（発明の目的）
本発明の目的は、上記の状況に鑑み、アルミ配線導体と
マスクとの位置合わせに大きな位置合わせマージンを要
することなく配線ピッチの小さな微細配線パターンを容
易に形成することのできるスルー・ホール形成工程を備
えた半導体装置の製造方法を提供することである。
マスクとの位置合わせに大きな位置合わせマージンを要
することなく配線ピッチの小さな微細配線パターンを容
易に形成することのできるスルー・ホール形成工程を備
えた半導体装置の製造方法を提供することである。
（発明の構成）
本発明の半導体装置の製造方法は、半導体基板上の絶縁
膜上に下層のアルミ配線導体をバターニングする工程と
、前記下層のアルミ配線導体上にレジスト残しパターン
を選択的に形成するレジスト・バターニング工程と、前
記下層のアルミ配線導体の全面に層間絶縁膜を電子サイ
クロトロン共鳴プラズマＣＶＤ法を用い前記レジスト残
しパターンのレジスト膜厚より薄い膜厚に形成する工程
と、前記レジスト残しパターンのレジストを全て除去す
る工程とを含む多層配線導体間のスルー拳ホール形成工
程を備えて構成される。
膜上に下層のアルミ配線導体をバターニングする工程と
、前記下層のアルミ配線導体上にレジスト残しパターン
を選択的に形成するレジスト・バターニング工程と、前
記下層のアルミ配線導体の全面に層間絶縁膜を電子サイ
クロトロン共鳴プラズマＣＶＤ法を用い前記レジスト残
しパターンのレジスト膜厚より薄い膜厚に形成する工程
と、前記レジスト残しパターンのレジストを全て除去す
る工程とを含む多層配線導体間のスルー拳ホール形成工
程を備えて構成される。
（問題点を解決するための手段）
すなわち、本発明によれば、下層（例えば第１層目）の
アルミ配線導体面のスルー・ホールを形成すべき部位に
はレジスト残しパターンがまず形成される。この点が従
来方法と最も異なる工程の一つである。ついでアルミ配
線導体を含む基板全面にレジストより薄膜厚の絶縁膜が
電子サイクロトロン共鳴プラズマＣＶＤ法によって堆積
される。
アルミ配線導体面のスルー・ホールを形成すべき部位に
はレジスト残しパターンがまず形成される。この点が従
来方法と最も異なる工程の一つである。ついでアルミ配
線導体を含む基板全面にレジストより薄膜厚の絶縁膜が
電子サイクロトロン共鳴プラズマＣＶＤ法によって堆積
される。
この絶縁膜はその後層間絶縁膜を構成する。従ってこの
層間絶縁膜に取り囲まれたレジスト膜を除去すると、レ
ジスト膜はその上の絶縁膜も一緒にす７ト・オフするの
でアルミ配線導体上の層間絶縁膜内にスルー・ホールが
自動的に形成される。
層間絶縁膜に取り囲まれたレジスト膜を除去すると、レ
ジスト膜はその上の絶縁膜も一緒にす７ト・オフするの
でアルミ配線導体上の層間絶縁膜内にスルー・ホールが
自動的に形成される。
（作用）
このようにアルミ配線導体面の所望部位にレジスト残し
パターンを形成する仁とによって、従来のマスク・パタ
ーンによるレジスト抜き手法よりも微小孔径のスルー・
ホールを層間絶縁膜内にレジスト膜除去工程の実施と共
に自動的に形成し得る。また、アルミ配線導体面上に残
されるレジスト膜の形状は必然的に底辺が上辺より小さ
い逆台形をもつ傾向をとるので、この除去によって形成
されるスルー・ホールの形状もまた逆台形を示しきわめ
て良好なカバレージ形状を備えるようＫなる。更にレジ
スト残しバターニング工程において多少の位置ズレが生
じ、アルミ配線導体の外側にレジスト膜が形成された場
合でも隣接するアルミ配線導体面にかからない限り何隻
問題を生じないので、きわめて緻密配線パターンが形成
される。
パターンを形成する仁とによって、従来のマスク・パタ
ーンによるレジスト抜き手法よりも微小孔径のスルー・
ホールを層間絶縁膜内にレジスト膜除去工程の実施と共
に自動的に形成し得る。また、アルミ配線導体面上に残
されるレジスト膜の形状は必然的に底辺が上辺より小さ
い逆台形をもつ傾向をとるので、この除去によって形成
されるスルー・ホールの形状もまた逆台形を示しきわめ
て良好なカバレージ形状を備えるようＫなる。更にレジ
スト残しバターニング工程において多少の位置ズレが生
じ、アルミ配線導体の外側にレジスト膜が形成された場
合でも隣接するアルミ配線導体面にかからない限り何隻
問題を生じないので、きわめて緻密配線パターンが形成
される。
以下図面を参照して本発明の詳細な説明する。
（実施例）
第１図（ａ）〜（ｅｌは本発明の一実施例を示す工程順
序図である。
序図である。
まず第１図（ａ）に示すようにシリコン基板１が準備さ
れ、その表面のシリコン絶縁膜２の上に第１層アルミ配
線溝体３がバターニングされる。ついで第１図（ｂ）に
示すように、第１層アルミ配線溝体３上のスルー・ホー
ルを形成すべき部位の表面にレジスト４がレジスト残し
バターニングされ、更に電子サイクロトロン共鳴プラズ
マＣＶＤ法を用いて絶縁膜５ａ、５ｂがそれぞれ堆積さ
れる。この堆積絶縁膜の厚さは絶縁膜５ａがレジスト４
の膜厚を越えない範囲で第１図（Ｃ）に示す如くこれよ
り称々薄膜に堆積される。このように絶縁膜５ａにより
その周囲を取り囲まれたレジスト４はつぎの段階で除去
される。第１図（ｄ）はこのレジスト４の除去工程終了
後の構造を示すもので、この除去工程により第１層アル
ミ配線溝体３の選択された部位上の絶縁膜５ａはレジス
ト４の除去と同時に開孔され自動的にスルー・ホール６
が形成される。
れ、その表面のシリコン絶縁膜２の上に第１層アルミ配
線溝体３がバターニングされる。ついで第１図（ｂ）に
示すように、第１層アルミ配線溝体３上のスルー・ホー
ルを形成すべき部位の表面にレジスト４がレジスト残し
バターニングされ、更に電子サイクロトロン共鳴プラズ
マＣＶＤ法を用いて絶縁膜５ａ、５ｂがそれぞれ堆積さ
れる。この堆積絶縁膜の厚さは絶縁膜５ａがレジスト４
の膜厚を越えない範囲で第１図（Ｃ）に示す如くこれよ
り称々薄膜に堆積される。このように絶縁膜５ａにより
その周囲を取り囲まれたレジスト４はつぎの段階で除去
される。第１図（ｄ）はこのレジスト４の除去工程終了
後の構造を示すもので、この除去工程により第１層アル
ミ配線溝体３の選択された部位上の絶縁膜５ａはレジス
ト４の除去と同時に開孔され自動的にスルー・ホール６
が形成される。
従って、この上に第２層アルミ配線溝体７をパタ−ニン
グすれば、第１図（ｅｌに示す如き２層の多層配線を容
易に構成し得る。
グすれば、第１図（ｅｌに示す如き２層の多層配線を容
易に構成し得る。
この際、絶縁膜５ａは電子サイクロトロン共鳴プラズマ
ＣＶＤ法（ＥＣＲプラズマＣＶＤ法）により１００℃以
下で低温成長されるのでレジスト４を損傷することもな
く且つ平坦的に形成される。
ＣＶＤ法（ＥＣＲプラズマＣＶＤ法）により１００℃以
下で低温成長されるのでレジスト４を損傷することもな
く且つ平坦的に形成される。
また、スルーφホール６はアルミ配線導体３の配線幅内
に収められるのできわめて微細孔に形成できる他従来法
の如き配線幅の特別なふくらみも必要としないので、き
わめて微細パターンの布線を実現し得る。更にこの形状
は良好なカバレージ構造を備える傾向を示すので、上記
の工程を繰返すことによって所望の層数をもつ多層配線
を微細パターンで形成することが可能となり集積度を格
段に向上させることができる。
に収められるのできわめて微細孔に形成できる他従来法
の如き配線幅の特別なふくらみも必要としないので、き
わめて微細パターンの布線を実現し得る。更にこの形状
は良好なカバレージ構造を備える傾向を示すので、上記
の工程を繰返すことによって所望の層数をもつ多層配線
を微細パターンで形成することが可能となり集積度を格
段に向上させることができる。
また、第２図（ａ）および（ｂ）は本発明の他の実施例
を示す部分工程図である。この実施例はアルミ配線導体
とレジストのバターニングが互いにズした場合を示すも
ので、それぞれの部分には第１図と共通の符号が用いら
れている。このようにレジスト４が第１層アルミ配線溝
体３の外側に形成された場合でもそのズレが極端でない
限シ特に問題を生じないので外抜きスルー・ホール構造
として使用できる。
を示す部分工程図である。この実施例はアルミ配線導体
とレジストのバターニングが互いにズした場合を示すも
ので、それぞれの部分には第１図と共通の符号が用いら
れている。このようにレジスト４が第１層アルミ配線溝
体３の外側に形成された場合でもそのズレが極端でない
限シ特に問題を生じないので外抜きスルー・ホール構造
として使用できる。
（発明の効果）
以上詳細に説明したように、本発明によれば、レジスト
中パターンは従来とは逆のレジスト残しパターンが使用
されその除去工程と共に自動的に微細孔のスルー・ホー
ルがアルミ配線の導体幅内に形成されるので、微細パタ
ーンの配線は容易に多層化される。従りて、半導体集積
回路装置の集積度向上にきわめて顕著な効果をあげるこ
とができる。
中パターンは従来とは逆のレジスト残しパターンが使用
されその除去工程と共に自動的に微細孔のスルー・ホー
ルがアルミ配線の導体幅内に形成されるので、微細パタ
ーンの配線は容易に多層化される。従りて、半導体集積
回路装置の集積度向上にきわめて顕著な効果をあげるこ
とができる。
第１図（ａ）〜ｔｅｌは本発明の一実施例を示す工程順
序図、第２図（ａ）および（ｂ）は本発明の他の実施例
を示す部分工程図である。 １・・・・・・シリコン基板、２・・・・・・シリコン
絶縁膜、３・・・・・・第１層アルミ配線溝体、４・・
・・・・レジスト、５ａ 、５ｂ・・・・・・Ｅ Ｃ）
ｔ、プラズマＣＶＤ絶縁膜、６・・・・・・スルー・ホ
ール、７・・・・・・第２層アルミ配線溝体。 （α） （ｃ） 第Ｊ 図 （グツ （ｅ） ８ｆ 図 （α） （ｂ） 躬２図
序図、第２図（ａ）および（ｂ）は本発明の他の実施例
を示す部分工程図である。 １・・・・・・シリコン基板、２・・・・・・シリコン
絶縁膜、３・・・・・・第１層アルミ配線溝体、４・・
・・・・レジスト、５ａ 、５ｂ・・・・・・Ｅ Ｃ）
ｔ、プラズマＣＶＤ絶縁膜、６・・・・・・スルー・ホ
ール、７・・・・・・第２層アルミ配線溝体。 （α） （ｃ） 第Ｊ 図 （グツ （ｅ） ８ｆ 図 （α） （ｂ） 躬２図
Claims (1)
- 半導体基板上の絶縁膜上に下層のアルミ配線導体をパタ
ーニングする工程と、前記下層のアルミ配線導体上にレ
ジスト残しパターンを選択的に形成するレジスト、パタ
ーニング工程と、前記下層のアルミ配線導体の全面に層
間絶縁膜を電子サイクロトロン共鳴プラズマＣＶＤ法を
用い前記レジスト残しパターンのレジスト膜厚より薄い
膜厚に形成する工程と、前記レジスト残しパターンのレ
ジストを全て除去する工程とを含む多層配線導体間のス
ルー、ホール形成工程を備えることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28875585A JPS62145842A (ja) | 1985-12-20 | 1985-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28875585A JPS62145842A (ja) | 1985-12-20 | 1985-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145842A true JPS62145842A (ja) | 1987-06-29 |
Family
ID=17734282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28875585A Pending JPS62145842A (ja) | 1985-12-20 | 1985-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145842A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447052A (en) * | 1987-08-18 | 1989-02-21 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
-
1985
- 1985-12-20 JP JP28875585A patent/JPS62145842A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447052A (en) * | 1987-08-18 | 1989-02-21 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
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