JPH02285658A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02285658A JPH02285658A JP10699289A JP10699289A JPH02285658A JP H02285658 A JPH02285658 A JP H02285658A JP 10699289 A JP10699289 A JP 10699289A JP 10699289 A JP10699289 A JP 10699289A JP H02285658 A JPH02285658 A JP H02285658A
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- insulating film
- wiring
- wirings
- contact holes
- interlayer insulating
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、特に、多層（
３層以上）配線間の接続方法に関するものである。
３層以上）配線間の接続方法に関するものである。
従来の技術
従来、多層配線、例えば３層配線を有する半導体装置に
おいて、第１層目と第３層目の配線を接続する場合には
、第２層目の配線を介して接続する方法が主であり、ま
た場合によっては、第１層目の配線と第３層目の配線と
の間に第２層目の配線が位置しない箇所にコンタク１−
を設け、直接第１層と第３層目の配線を接続することも
可能である。
おいて、第１層目と第３層目の配線を接続する場合には
、第２層目の配線を介して接続する方法が主であり、ま
た場合によっては、第１層目の配線と第３層目の配線と
の間に第２層目の配線が位置しない箇所にコンタク１−
を設け、直接第１層と第３層目の配線を接続することも
可能である。
発明が解決しようとする課題
しかしながら、前記従来の方法において、まず、第２層
目の配線を介して第１層目と第３層目の配線を接続する
方法では、接続に介した第２層目の配線は他の配線とし
ては用いられず、結果的に位置の制約を受ける。
目の配線を介して第１層目と第３層目の配線を接続する
方法では、接続に介した第２層目の配線は他の配線とし
ては用いられず、結果的に位置の制約を受ける。
また、直接第１層目と第３層目の配線を接続しようとし
た場合には、第２層目の配線が位置しない場所に限られ
、やはり位置の制約を受けることになる。
た場合には、第２層目の配線が位置しない場所に限られ
、やはり位置の制約を受けることになる。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした半導体装置の新規な製造
方法を提供することにある。
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした半導体装置の新規な製造
方法を提供することにある。
発明の従来技術に対する相違点
前述した従来法に対し、本発明では、例えば３層配線に
おいて、第１層目と第３層目の配線を直接接続する場合
に、第１層目と第３層目の間に第２層目の配線が存在し
ても、この２層目の配線と接続することなしにコンタク
トを設けることが可能となる。即ち、第１層目の配線と
第３層目の配線を接続するにあたって、第２層目の配線
を介す必要はなく、また、第２層目の位置的制約を受け
ずに直接接続することができる。
おいて、第１層目と第３層目の配線を直接接続する場合
に、第１層目と第３層目の間に第２層目の配線が存在し
ても、この２層目の配線と接続することなしにコンタク
トを設けることが可能となる。即ち、第１層目の配線と
第３層目の配線を接続するにあたって、第２層目の配線
を介す必要はなく、また、第２層目の位置的制約を受け
ずに直接接続することができる。
課題を解決するための手段
前記目的を達成する為に、本発明に係る半導体装置の製
造方法は、半導体装置における多層配線の形成方法に関
し、第１の金属配線を形成する工程と、該第１の金属配
線上に第１の層間絶縁膜を設ける工程と、該第１の層間
絶縁股上に第２の金属配線を形成する工程と、該第２の
金属配線上に第２の層間絶縁膜を設ける工程と、前記第
１の金属配線と第３の金属配線を接続する為のコンタク
トを設ける工程と、このコンタクトを含め全面に第３の
絶縁膜を成長させ、部分的にエツチング除去する工程と
、第３の金属配線を形成する工程とを備えて構成される
。
造方法は、半導体装置における多層配線の形成方法に関
し、第１の金属配線を形成する工程と、該第１の金属配
線上に第１の層間絶縁膜を設ける工程と、該第１の層間
絶縁股上に第２の金属配線を形成する工程と、該第２の
金属配線上に第２の層間絶縁膜を設ける工程と、前記第
１の金属配線と第３の金属配線を接続する為のコンタク
トを設ける工程と、このコンタクトを含め全面に第３の
絶縁膜を成長させ、部分的にエツチング除去する工程と
、第３の金属配線を形成する工程とを備えて構成される
。
実施例
次に、本発明をその好ましい一実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図（ａ）〜（ｈ）は、本発明の一実施例を示す縦断
面図である。
面図である。
第１図（ａ）〜（ｈ）を参照するに、まず第１図（ａ）
に示す如く、半導体素子上に金属膜例えばアルミニウム
をスパッタ等により成長させ、パターンニング等により
第１配線１０１を形成する。次に全面絶縁膜１０２例え
ばシリコン窒化膜を数千大成長させる。
に示す如く、半導体素子上に金属膜例えばアルミニウム
をスパッタ等により成長させ、パターンニング等により
第１配線１０１を形成する。次に全面絶縁膜１０２例え
ばシリコン窒化膜を数千大成長させる。
次に第１図（ｂ）に示す如く、全面に金属膜例えばアル
ミニウムをスパッタ等により成長させ、パターンニング
等により第２配線１０３を形成する。
ミニウムをスパッタ等により成長させ、パターンニング
等により第２配線１０３を形成する。
次に全面に絶縁膜１０４例えばシリコン窒化膜を数千大
成長させる。
成長させる。
次いで第１図（ｃ）に示す如く、全面にフォトレジスト
１０５を塗布し、パターンニングにより第１配線１０１
と接続を要する位置を開孔する。次に前記フォトレジス
ト１０５の開孔部を通じ、絶縁膜１０４を除去し、コン
タクト孔１０６ａ、１０６ｂを開孔する。
１０５を塗布し、パターンニングにより第１配線１０１
と接続を要する位置を開孔する。次に前記フォトレジス
ト１０５の開孔部を通じ、絶縁膜１０４を除去し、コン
タクト孔１０６ａ、１０６ｂを開孔する。
次に、第１図（ｄ）に示す如く、コンタクト孔１０６ａ
に位置する第２配線１０３に開孔すべく、エツチングを
行う。このとき、エツチング条件としては、配線に用い
た金属と絶縁膜１０２とで選択性がある条件が望ましい
。
に位置する第２配線１０３に開孔すべく、エツチングを
行う。このとき、エツチング条件としては、配線に用い
た金属と絶縁膜１０２とで選択性がある条件が望ましい
。
次に第１図（ｅ）に示す如く、前記フォトレジスト１０
５の開孔部を通じ絶縁Ｍ１０２をエツチング除去し、コ
ンタクト孔１０６ａ、１０６ｂを第１配線１０１まで開
孔する。次に、フォトレジスト１０５を除去する。
５の開孔部を通じ絶縁Ｍ１０２をエツチング除去し、コ
ンタクト孔１０６ａ、１０６ｂを第１配線１０１まで開
孔する。次に、フォトレジスト１０５を除去する。
続いて第１図（ｆ）に示す如く、コンタクト孔１０６ａ
、１０６ｂを含め、全面に絶縁Ｍ １０７例えばシリコ
ン酸化膜を成長させる。
、１０６ｂを含め、全面に絶縁Ｍ １０７例えばシリコ
ン酸化膜を成長させる。
次いで第１図（ｇ）に示す如く、前記絶縁膜１０７を異
方性エツチングにより選択的にエツチング除去する。こ
のとき、コンタクト孔１０６ａ、１０６ｂの側壁部には
、絶縁膜１０７が残る。
方性エツチングにより選択的にエツチング除去する。こ
のとき、コンタクト孔１０６ａ、１０６ｂの側壁部には
、絶縁膜１０７が残る。
次に第１図（ｈ）に示す如く、全面に金属膜例えばアル
ミニウムをスパッタ等により成長させ、パターンニング
等により、第３配線１０８を形成する。このとき、コン
タクト孔１０６ａにおいては、第２配線１０３と第３配
線１０ｇとは、側壁部に残った絶縁膜１０７により絶縁
される。
ミニウムをスパッタ等により成長させ、パターンニング
等により、第３配線１０８を形成する。このとき、コン
タクト孔１０６ａにおいては、第２配線１０３と第３配
線１０ｇとは、側壁部に残った絶縁膜１０７により絶縁
される。
前述した本発明の一実施例では、第１配線１０１と第３
配線１０８を接続する場合の例のみを記述したが、当然
の如く、例えば、第１図（ａ）〜（ｂ）に−６＝ おいて、絶縁膜１０２にコンタクト孔を設け、第１配線
１０１と第２配線１０３の接続を行い、また第１図（Ｃ
）において、絶縁膜１０４にコンタクト孔を設け、第２
配線１０３と第１配線１０１の接続を行うものである。
配線１０８を接続する場合の例のみを記述したが、当然
の如く、例えば、第１図（ａ）〜（ｂ）に−６＝ おいて、絶縁膜１０２にコンタクト孔を設け、第１配線
１０１と第２配線１０３の接続を行い、また第１図（Ｃ
）において、絶縁膜１０４にコンタクト孔を設け、第２
配線１０３と第１配線１０１の接続を行うものである。
つまり、本発明による方法で第１配線１０１と第３配線
１０８を直接接続できるようになれば、配線の有効利用
が可能となり、半導体装置の高密度化を促進できる。
１０８を直接接続できるようになれば、配線の有効利用
が可能となり、半導体装置の高密度化を促進できる。
また、前述した実施例では、３層配線を例にあげたが、
例えば、４層配線の場合に、本発明による方法で第１層
目の配線と第４層目の配線を直接接続することも可能と
なる。
例えば、４層配線の場合に、本発明による方法で第１層
目の配線と第４層目の配線を直接接続することも可能と
なる。
発明の詳細
な説明したように、本発明によれば、例えば３層配線に
おいて、第１層目と第３層目の配線を直接接続する場合
、接続に用いるコンタクト孔の形成において、コンタク
ト孔側壁に選択的に絶縁膜を形成できる為に、コンタク
ト孔を第２層目の配線上に開孔することも可能となる。
おいて、第１層目と第３層目の配線を直接接続する場合
、接続に用いるコンタクト孔の形成において、コンタク
ト孔側壁に選択的に絶縁膜を形成できる為に、コンタク
ト孔を第２層目の配線上に開孔することも可能となる。
従って、コンタクト孔開孔位置については、制約を受け
なくなるという効果が得られる。
なくなるという効果が得られる。
第１図（ａ）〜（ｈ）は、本発明に係る製造方法の実施
例を説明する為の縦断面図である。 １０１・・・第１配線、１０２，１０４．１０７・・・
絶縁膜、１０３・・・第２配線、１０５・・・フォトレ
ジスト、１０６ａＪＯ６ｂ・・・コンタクト孔、１０８
・・・第３配線特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部
例を説明する為の縦断面図である。 １０１・・・第１配線、１０２，１０４．１０７・・・
絶縁膜、１０３・・・第２配線、１０５・・・フォトレ
ジスト、１０６ａＪＯ６ｂ・・・コンタクト孔、１０８
・・・第３配線特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部
Claims (1)
- 多層配線を有する半導体装置の製造方法において、第１
の金属配線を形成する工程と、該第１の金属配線の上に
第１の層間絶縁膜を設ける工程と、該第１の層間絶縁膜
の上に第２の金属配線を形成する工程と、該第２の金属
配線の上に第２の層間絶縁膜を設ける工程と、前記第１
の金属配線と第３の金属配線を接続する為のコンタクト
孔を、第１及び第２の層間絶縁膜に、場合によっては第
２の金属配線を通して設ける工程と、該コンタクト孔を
開孔後全面に第３の絶縁膜を成長させる工程と、該第３
の絶縁膜を異方性エッチングによりエッチング除去し、
前記コンタクト孔の側壁にのみ選択的に該第３の絶縁膜
を残す工程と、前記コンタクト孔を介して前記第１の金
属配線と接続される第３の金属配線を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10699289A JPH02285658A (ja) | 1989-04-26 | 1989-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10699289A JPH02285658A (ja) | 1989-04-26 | 1989-04-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02285658A true JPH02285658A (ja) | 1990-11-22 |
Family
ID=14447734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10699289A Pending JPH02285658A (ja) | 1989-04-26 | 1989-04-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02285658A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204286A (en) * | 1991-10-15 | 1993-04-20 | Micron Technology, Inc. | Method of making self-aligned contacts and vertical interconnects to integrated circuits |
| US5952724A (en) * | 1996-06-20 | 1999-09-14 | Nec Corporation | Semiconductor device incorporating a stepped contact hole |
| US6013542A (en) * | 1995-09-21 | 2000-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US6136696A (en) * | 1998-03-30 | 2000-10-24 | Nec Corporation | Method of forming a semiconductor device with a conductor plug including five dielectric layers, the fourth dielectric layer forming sidewall spacers |
| US6411351B1 (en) | 1996-02-13 | 2002-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix type display device comprising a discharge pattern or a short ring and method of manufacturing the same |
-
1989
- 1989-04-26 JP JP10699289A patent/JPH02285658A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204286A (en) * | 1991-10-15 | 1993-04-20 | Micron Technology, Inc. | Method of making self-aligned contacts and vertical interconnects to integrated circuits |
| US6013542A (en) * | 1995-09-21 | 2000-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US6411351B1 (en) | 1996-02-13 | 2002-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix type display device comprising a discharge pattern or a short ring and method of manufacturing the same |
| US6646693B2 (en) | 1996-02-13 | 2003-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for an active matrix display including a capacitor formed from a short ring electrode |
| US7057677B2 (en) | 1996-02-13 | 2006-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| US7425999B2 (en) | 1996-02-13 | 2008-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| US5952724A (en) * | 1996-06-20 | 1999-09-14 | Nec Corporation | Semiconductor device incorporating a stepped contact hole |
| US6136696A (en) * | 1998-03-30 | 2000-10-24 | Nec Corporation | Method of forming a semiconductor device with a conductor plug including five dielectric layers, the fourth dielectric layer forming sidewall spacers |
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