JPS63102338A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63102338A JPS63102338A JP24874486A JP24874486A JPS63102338A JP S63102338 A JPS63102338 A JP S63102338A JP 24874486 A JP24874486 A JP 24874486A JP 24874486 A JP24874486 A JP 24874486A JP S63102338 A JPS63102338 A JP S63102338A
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- layer
- insulating film
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- layer insulating
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、多層配線構造を有する半導体装置の゛ 製造
方法に関するものである。
方法に関するものである。
従来の技術
従来、半導体装置、とりわけ、集積回路の多層配線形成
においては、スルーホール形成工程と配線層下地平坦化
工程とを別々に行うのが一般的である。
においては、スルーホール形成工程と配線層下地平坦化
工程とを別々に行うのが一般的である。
発明が解決しようとする問題点
ところが、半導体集積回路においては、スルーホールエ
ツジ部や、配線層下地絶縁膜ステップ部での配線の断線
あるいは、配線層形成時でのエッチ残り等によるショー
トが生じやすく、良好な配線層を形成することが困難で
あった。
ツジ部や、配線層下地絶縁膜ステップ部での配線の断線
あるいは、配線層形成時でのエッチ残り等によるショー
トが生じやすく、良好な配線層を形成することが困難で
あった。
問題点を解決するための手段
本発明は、上述の配線層のスルーホール部での断線を減
少するために、テーパー形状を有するスルーホールの形
成方法を提供するもので、要約すると、半導体基板上の
所定の領域に第１層配線を形成し、前記第１の配線層を
おおって、第１層および第２層の絶縁膜を積層形成し、
前記第１層および第２層の両絶縁膜に開口を形成し、全
面に第３層の絶縁膜を形成し、前記開口周辺の前記第１
層および第２層の両絶縁膜側端ステップ部に前記第３の
絶縁膜を局所的に残し、ついで、第２層目の配線層を形
成する工程をそなえた半導体装置の製造方法である。
少するために、テーパー形状を有するスルーホールの形
成方法を提供するもので、要約すると、半導体基板上の
所定の領域に第１層配線を形成し、前記第１の配線層を
おおって、第１層および第２層の絶縁膜を積層形成し、
前記第１層および第２層の両絶縁膜に開口を形成し、全
面に第３層の絶縁膜を形成し、前記開口周辺の前記第１
層および第２層の両絶縁膜側端ステップ部に前記第３の
絶縁膜を局所的に残し、ついで、第２層目の配線層を形
成する工程をそなえた半導体装置の製造方法である。
作用
このような本発明の構成により、スルーホール部がテー
パー状に形成でき、また配線層下地絶縁膜ステップでの
急峻な断差を回避し、平坦度の向上ができ、配線抵抗の
増加、断線を防止できる。
パー状に形成でき、また配線層下地絶縁膜ステップでの
急峻な断差を回避し、平坦度の向上ができ、配線抵抗の
増加、断線を防止できる。
実施例
本発明の実施例を２層のアルミニウム配線をもつ半導体
装置の形成方法を例にして、第１図の断面図および第２
図ａ −ｅの工程順断面図により、以下に説明する。ま
ず第２図ａに示すように、半導体基板１上に、層間絶縁
膜として、酸化膜２をＣＶＤ法により形成し、この上に
、第１層目のアルミニウム配線層３を所定の領域に形成
する。次に再びＣＶＤ法により、第１層絶縁膜４を、Ｃ
ＶＤ法により酸化膜で形成する。続いて第２図すに示す
ように、第２層絶縁膜５を、シリコンナイトライドある
いはオキシナイトライド膜で、プラズマＣＶＤ法により
形成する。さらに第２図Ｃに示すように、ホトリソグラ
フィ一工程により所定の領域に開口、すなわちスルーホ
ールを形成するためのホトレジストマスク６を形成した
のち、ＣＨＦ３ガスプラズマにより前記第１層および第
２層絶縁膜４；５を連続して異方性エッチし、スルーホ
ール７を形成する。続いて再びＣＶＤ法により、第２図
ｄのように、全面に第３層絶縁膜としての酸化膜８を形
成する。さらに、この酸化膜８を、ＣＨ２Ｆ２ガスプラ
ズマ等により、下地の第２層絶縁膜５と選択性を有する
条件で全面異方性エッチし、第２図ｅに示すように、ス
ルーホールエツジ部と、第１層絶縁膜４および第２層絶
縁膜５のステップ部とに酸化膜８の残存層９が形成され
る。
装置の形成方法を例にして、第１図の断面図および第２
図ａ −ｅの工程順断面図により、以下に説明する。ま
ず第２図ａに示すように、半導体基板１上に、層間絶縁
膜として、酸化膜２をＣＶＤ法により形成し、この上に
、第１層目のアルミニウム配線層３を所定の領域に形成
する。次に再びＣＶＤ法により、第１層絶縁膜４を、Ｃ
ＶＤ法により酸化膜で形成する。続いて第２図すに示す
ように、第２層絶縁膜５を、シリコンナイトライドある
いはオキシナイトライド膜で、プラズマＣＶＤ法により
形成する。さらに第２図Ｃに示すように、ホトリソグラ
フィ一工程により所定の領域に開口、すなわちスルーホ
ールを形成するためのホトレジストマスク６を形成した
のち、ＣＨＦ３ガスプラズマにより前記第１層および第
２層絶縁膜４；５を連続して異方性エッチし、スルーホ
ール７を形成する。続いて再びＣＶＤ法により、第２図
ｄのように、全面に第３層絶縁膜としての酸化膜８を形
成する。さらに、この酸化膜８を、ＣＨ２Ｆ２ガスプラ
ズマ等により、下地の第２層絶縁膜５と選択性を有する
条件で全面異方性エッチし、第２図ｅに示すように、ス
ルーホールエツジ部と、第１層絶縁膜４および第２層絶
縁膜５のステップ部とに酸化膜８の残存層９が形成され
る。
こののち、アルミニウムの第２の配線層１０をホトリソ
グラフィ一工程により形成する。こうして完成したもの
が第１図の半導体装置である。上記例では、２層のアル
ミニウム配線構造の形成工程を示したが、シリサイド配
線を用いる場合についても同様に形成でき、また、３層
、４層の多層配線についても、そのくり返しにより、同
様に形成できる。
グラフィ一工程により形成する。こうして完成したもの
が第１図の半導体装置である。上記例では、２層のアル
ミニウム配線構造の形成工程を示したが、シリサイド配
線を用いる場合についても同様に形成でき、また、３層
、４層の多層配線についても、そのくり返しにより、同
様に形成できる。
発明の効果
本発明の方法によれば、スルーホール部の周辺の各絶縁
膜側端部がテーパー状に形成できるので、平坦度の向上
ができ、配線のスルーホールエツジ部での配線抵抗の増
加、断線等を防止し、配線平坦度の向上により、配線形
成を容易にし、かつ配線信頼性の向上を図ることが可能
となり、半導体集積回路の品質を著しく高める効果があ
る。
膜側端部がテーパー状に形成できるので、平坦度の向上
ができ、配線のスルーホールエツジ部での配線抵抗の増
加、断線等を防止し、配線平坦度の向上により、配線形
成を容易にし、かつ配線信頼性の向上を図ることが可能
となり、半導体集積回路の品質を著しく高める効果があ
る。
第１図は本発明実施例の方法によって得られた半導体装
置の２層アルミニウム配線構造の断面図、第２図ａ −
ｅは本発明の２層アルミニウム配線構造の形成方法を示
す工程順断面図である。 １・・・・・・半導体基板、２・・・・・・絶縁膜、３
・・・・・・第１層アルミニウム配線、４・・・・・・
第１層絶縁膜（ＣＶＤ酸化膜）、５・・・・・・第２層
絶縁膜（プラズマナイトライド膜あるいはオキシナイト
ライド嘆）、６・・・・・・ホトレジストマスク、７・
・・・・・スルーホール、８・・・・・・第３層の絶縁
膜く酸化膜）、９・・・・・・同酸化膜の残存層、１０
・・・・・・第２層アルミニウム配線層。
置の２層アルミニウム配線構造の断面図、第２図ａ −
ｅは本発明の２層アルミニウム配線構造の形成方法を示
す工程順断面図である。 １・・・・・・半導体基板、２・・・・・・絶縁膜、３
・・・・・・第１層アルミニウム配線、４・・・・・・
第１層絶縁膜（ＣＶＤ酸化膜）、５・・・・・・第２層
絶縁膜（プラズマナイトライド膜あるいはオキシナイト
ライド嘆）、６・・・・・・ホトレジストマスク、７・
・・・・・スルーホール、８・・・・・・第３層の絶縁
膜く酸化膜）、９・・・・・・同酸化膜の残存層、１０
・・・・・・第２層アルミニウム配線層。
Claims (1)
- 半導体基板上の所定の領域に第１の配線層を形成し、前
記第１の配線層をおおって、第１層および第２層絶縁膜
を積層形成し、前記第１層および第２層の両絶縁膜に開
口を形成し、全面に第３層の絶縁膜を形成し、前記開口
周辺の前記第１層および第２層の両絶縁膜側端ステップ
部に前記第３層の絶縁膜を局所的に残し、ついで、第２
層の配線層を形成する工程をそなえた半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24874486A JPS63102338A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24874486A JPS63102338A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63102338A true JPS63102338A (ja) | 1988-05-07 |
Family
ID=17182719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24874486A Pending JPS63102338A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63102338A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294295A (en) * | 1991-10-31 | 1994-03-15 | Vlsi Technology, Inc. | Method for moisture sealing integrated circuits using silicon nitride spacer protection of oxide passivation edges |
-
1986
- 1986-10-20 JP JP24874486A patent/JPS63102338A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294295A (en) * | 1991-10-31 | 1994-03-15 | Vlsi Technology, Inc. | Method for moisture sealing integrated circuits using silicon nitride spacer protection of oxide passivation edges |
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