JP3065829B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【産業上の利用分野】本発明は、半導体構造及びその製
造方法に関し、特に、ゲート電極及び上部の配線層とを
接続する接続孔を有する半導体構造及びその製造方法に
関する。
造方法に関し、特に、ゲート電極及び上部の配線層とを
接続する接続孔を有する半導体構造及びその製造方法に
関する。
【０００２】
【従来の技術】従来、シリコン基板上にゲート電極を形
成し、絶縁膜を介して上部に配線層を設け、両者を接続
する接続孔を設けた半導体構造として図３に示されるも
のがある。図３に於いて、シリコン基板２１の上面の所
定の位置に金属層２２が形成され、その金属層２２の上
面に絶縁層としてシリコン酸化膜層２３が積層されてい
ると共に、両層２２・２３の側面（図では左右の両側
面）を覆うようにシリコン酸化膜からなるサイドウォー
ル層２４が形成されて、ゲート電極２５が形成されてい
る。
成し、絶縁膜を介して上部に配線層を設け、両者を接続
する接続孔を設けた半導体構造として図３に示されるも
のがある。図３に於いて、シリコン基板２１の上面の所
定の位置に金属層２２が形成され、その金属層２２の上
面に絶縁層としてシリコン酸化膜層２３が積層されてい
ると共に、両層２２・２３の側面（図では左右の両側
面）を覆うようにシリコン酸化膜からなるサイドウォー
ル層２４が形成されて、ゲート電極２５が形成されてい
る。
【０００３】そして、シリコン基板２１の上面及び上記
ゲート電極２５を覆うようにシリコン酸化膜層２６が形
成され、そのシリコン酸化膜層２６の一部をフォトリソ
グラフィ法により除去して接続孔用下孔２７を形成し
て、その下孔２７の内面及びシリコン酸化膜層２６の上
面を覆うように配線層２８が積層され、下孔２７部分に
接続孔２９が形成されている。
ゲート電極２５を覆うようにシリコン酸化膜層２６が形
成され、そのシリコン酸化膜層２６の一部をフォトリソ
グラフィ法により除去して接続孔用下孔２７を形成し
て、その下孔２７の内面及びシリコン酸化膜層２６の上
面を覆うように配線層２８が積層され、下孔２７部分に
接続孔２９が形成されている。
【０００４】しかしながら、半導体構造の微細化が進
み、ゲート電極２５と接続孔２９との間隔が狭まり、図
に示されるようにゲート電極２５に少しでも接続孔２９
が重なった場合に、下孔２７の形成のためにシリコン酸
化膜層２６を除去する際にゲート電極２５が露出し、そ
の同種のシリコン酸化膜層２３も一部除去されてしまう
と、ゲート電極２５と接続孔２９とがショートする虞が
生じるという問題があった。
み、ゲート電極２５と接続孔２９との間隔が狭まり、図
に示されるようにゲート電極２５に少しでも接続孔２９
が重なった場合に、下孔２７の形成のためにシリコン酸
化膜層２６を除去する際にゲート電極２５が露出し、そ
の同種のシリコン酸化膜層２３も一部除去されてしまう
と、ゲート電極２５と接続孔２９とがショートする虞が
生じるという問題があった。
【０００５】
【発明が解決しようとする課題】このような従来技術の
問題点に鑑み、本発明の主な目的は、ゲート電極と接続
孔とが部分的に重なるような場合でもゲート電極と接続
孔の配線層との間のショートを防止して信頼性を向上し
得ると共にイオン打ち込み時の基板への損傷を防止し得
る半導体装置を提供することにある。
問題点に鑑み、本発明の主な目的は、ゲート電極と接続
孔とが部分的に重なるような場合でもゲート電極と接続
孔の配線層との間のショートを防止して信頼性を向上し
得ると共にイオン打ち込み時の基板への損傷を防止し得
る半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】このような目的は、本発
明によれば、半導体基板と、前記半導体基板上に形成さ
れた金属層と該金属層を覆う第１の絶縁層とを含むゲー
ト電極と、前記ゲート電極及び前記半導体基板を覆うよ
うに形成された第２の絶縁層と、前記第２の絶縁層を覆
うように形成された第３の絶縁層と、前記第２及び前記
第３の絶縁層を貫通して、前記半導体基板に達する接続
孔と、前記接続孔の内面と前記第３の絶縁層を覆うよう
に形成された配線層とを有し、前記第２の絶縁層が、前
記第１の絶縁層に対して選択的にエッチング可能な材料
からなり、かつ前記第３の絶縁層は前記第２の絶縁層に
対して選択的にエッチング可能な材料からなると共に、
前記第２の絶縁層を形成した後にイオン打ち込みを行
い、その後に前記第３の絶縁層が形成されていることを
特徴とする半導体装置を提供することにより達成され
る。例えば、第１の絶縁層は、前記金属層の上に形成さ
れた絶縁層と、前記金属層の側面部に形成されたサイド
ウォールを含むものであり、また、前記第１の絶縁層及
び前記第３の絶縁層としてはシリコン酸化膜、前記第２
の絶縁層としてはシリコン窒化膜が挙げられる。
明によれば、半導体基板と、前記半導体基板上に形成さ
れた金属層と該金属層を覆う第１の絶縁層とを含むゲー
ト電極と、前記ゲート電極及び前記半導体基板を覆うよ
うに形成された第２の絶縁層と、前記第２の絶縁層を覆
うように形成された第３の絶縁層と、前記第２及び前記
第３の絶縁層を貫通して、前記半導体基板に達する接続
孔と、前記接続孔の内面と前記第３の絶縁層を覆うよう
に形成された配線層とを有し、前記第２の絶縁層が、前
記第１の絶縁層に対して選択的にエッチング可能な材料
からなり、かつ前記第３の絶縁層は前記第２の絶縁層に
対して選択的にエッチング可能な材料からなると共に、
前記第２の絶縁層を形成した後にイオン打ち込みを行
い、その後に前記第３の絶縁層が形成されていることを
特徴とする半導体装置を提供することにより達成され
る。例えば、第１の絶縁層は、前記金属層の上に形成さ
れた絶縁層と、前記金属層の側面部に形成されたサイド
ウォールを含むものであり、また、前記第１の絶縁層及
び前記第３の絶縁層としてはシリコン酸化膜、前記第２
の絶縁層としてはシリコン窒化膜が挙げられる。
【０００７】
【作用】このようにすれば、ゲート電極及び半導体基板
の上部に設けられた第２及び第３の絶縁層を、接続孔用
下孔を形成するべく一部を除去する際に、第３の絶縁層
（シリコン酸化膜層）を除去した後に、ゲート電極及び
半導体基板を覆うように成膜された第２の絶縁層（シリ
コン窒化膜層）の対応する部分を除去するため、その第
２の絶縁層の除去を第１の絶縁層（シリコン酸化膜層）
に対して選択性を高めて行うことにより、ゲート電極を
覆う第１の絶縁層を除去してしまうことを防止できる。
さらに、第２の絶縁層（シリコン窒化膜層）を成膜した
後にイオン打ち込みを行うことから、第２の絶縁層（シ
リコン窒化膜層）をイオン打ち込み時の損傷防止のスル
ー膜として用いることができる。
の上部に設けられた第２及び第３の絶縁層を、接続孔用
下孔を形成するべく一部を除去する際に、第３の絶縁層
（シリコン酸化膜層）を除去した後に、ゲート電極及び
半導体基板を覆うように成膜された第２の絶縁層（シリ
コン窒化膜層）の対応する部分を除去するため、その第
２の絶縁層の除去を第１の絶縁層（シリコン酸化膜層）
に対して選択性を高めて行うことにより、ゲート電極を
覆う第１の絶縁層を除去してしまうことを防止できる。
さらに、第２の絶縁層（シリコン窒化膜層）を成膜した
後にイオン打ち込みを行うことから、第２の絶縁層（シ
リコン窒化膜層）をイオン打ち込み時の損傷防止のスル
ー膜として用いることができる。
【０００８】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【０００９】図１及び図２は、本発明が適用された半導
体装置の形成過程を示す図である。まず、図１ａに示さ
れるように、半導体基板としてのシリコン基板１の上面
の所定の位置に金属層２を形成し、その金属層２の上面
に第１の絶縁層としてのシリコン酸化膜層３を形成し
て、金属層２及びシリコン酸化膜層３の２層からなるゲ
ート電極４を形成する。次に、図１ｂに示されるよう
に、上記両層２・３の側面（図では左右の両側面）を覆
うサイドウォール層５を、シリコン酸化膜をエッチバッ
クして形成する。
体装置の形成過程を示す図である。まず、図１ａに示さ
れるように、半導体基板としてのシリコン基板１の上面
の所定の位置に金属層２を形成し、その金属層２の上面
に第１の絶縁層としてのシリコン酸化膜層３を形成し
て、金属層２及びシリコン酸化膜層３の２層からなるゲ
ート電極４を形成する。次に、図１ｂに示されるよう
に、上記両層２・３の側面（図では左右の両側面）を覆
うサイドウォール層５を、シリコン酸化膜をエッチバッ
クして形成する。
【００１０】さらに、図１ｃに示されるように、シリコ
ン基板１の上面及びゲート電極４を覆うように、第２の
絶縁層としてのシリコン窒化膜層６を成膜する。シリコ
ン窒化膜層６を成膜した後イオン打ち込みを行うが、シ
リコン窒化膜層６を、その膜厚を５０〜５００ｎｍにす
ることにより、イオン打ち込み時の損傷防止のスルー膜
として用いることができる。その後、アニールを行った
り、あるいは容量（コンデンサ）などを形成する。
ン基板１の上面及びゲート電極４を覆うように、第２の
絶縁層としてのシリコン窒化膜層６を成膜する。シリコ
ン窒化膜層６を成膜した後イオン打ち込みを行うが、シ
リコン窒化膜層６を、その膜厚を５０〜５００ｎｍにす
ることにより、イオン打ち込み時の損傷防止のスルー膜
として用いることができる。その後、アニールを行った
り、あるいは容量（コンデンサ）などを形成する。
【００１１】そして、図１ｄに示されるように、シリコ
ン窒化膜層６の上面に第３の絶縁層としての絶縁膜７を
形成する。この絶縁膜７は、低圧あるいは常圧で成膜さ
れたシリコン酸化膜、あるいは平坦化のためリンやボロ
ンを混入したシリコン酸化膜により構成されている。
ン窒化膜層６の上面に第３の絶縁層としての絶縁膜７を
形成する。この絶縁膜７は、低圧あるいは常圧で成膜さ
れたシリコン酸化膜、あるいは平坦化のためリンやボロ
ンを混入したシリコン酸化膜により構成されている。
【００１２】次に、図２ａに示されるように接続孔用下
孔８を形成するべく、絶縁膜７の上面の所定の位置にフ
ォトレジスト９を載せ、フォトリソグラフィ法により絶
縁膜７の一部を除去する。このとき、半導体構造の微細
化が進み、ゲート電極４と接続孔に対応する下孔８との
間隔が狭まり、図に示されるようにゲート電極４と下孔
８とが部分的重なった場合でも、ＣＨＦ3 などのガスを
用いることにより、図２ａに示されるように接続孔用下
孔８の底面に露出するシリコン窒化膜層６に比してシリ
コン酸化膜に対する１．５倍以上の高い選択比にて、絶
縁膜７の除去を好適に行うことができる。
孔８を形成するべく、絶縁膜７の上面の所定の位置にフ
ォトレジスト９を載せ、フォトリソグラフィ法により絶
縁膜７の一部を除去する。このとき、半導体構造の微細
化が進み、ゲート電極４と接続孔に対応する下孔８との
間隔が狭まり、図に示されるようにゲート電極４と下孔
８とが部分的重なった場合でも、ＣＨＦ3 などのガスを
用いることにより、図２ａに示されるように接続孔用下
孔８の底面に露出するシリコン窒化膜層６に比してシリ
コン酸化膜に対する１．５倍以上の高い選択比にて、絶
縁膜７の除去を好適に行うことができる。
【００１３】そして、露出したシリコン窒化膜層６を同
様に除去するが、このとき、リン酸によるウェット除
去、あるいはＣＦ4 などのガスを用いることにより、下
層のシリコン酸化膜層３と同じくシリコン酸化膜層から
なるサイドウォール層５とに比してシリコン窒化膜層６
に対する１．５倍以上の高い選択比にて、シリコン窒化
膜層６の除去を好適に行うことができる。このようにし
て接続孔用下孔８を形成することから、図２ｂに示され
るように、ゲート電極４の絶縁層であるシリコン酸化膜
層３及びサイドウォール層５は除去されない。
様に除去するが、このとき、リン酸によるウェット除
去、あるいはＣＦ4 などのガスを用いることにより、下
層のシリコン酸化膜層３と同じくシリコン酸化膜層から
なるサイドウォール層５とに比してシリコン窒化膜層６
に対する１．５倍以上の高い選択比にて、シリコン窒化
膜層６の除去を好適に行うことができる。このようにし
て接続孔用下孔８を形成することから、図２ｂに示され
るように、ゲート電極４の絶縁層であるシリコン酸化膜
層３及びサイドウォール層５は除去されない。
【００１４】下孔８を形成した後に、図２ｃに示される
ように、その下孔８の内面及び絶縁膜７の上面を覆うよ
うに配線層１０を積層して形成し、下孔８部分に配線層
１０により形成された接続孔１１が設けられる。このと
き、上記したように接続孔１１とゲート電極４とが部分
的重なっていても、ゲート電極４の金属層２の回りに、
シリコン酸化膜層３及びサイドウォール層５が絶縁膜と
して十分に残るため、ゲート電極４と接続孔１１との両
者間がショートするような虞が排除される。
ように、その下孔８の内面及び絶縁膜７の上面を覆うよ
うに配線層１０を積層して形成し、下孔８部分に配線層
１０により形成された接続孔１１が設けられる。このと
き、上記したように接続孔１１とゲート電極４とが部分
的重なっていても、ゲート電極４の金属層２の回りに、
シリコン酸化膜層３及びサイドウォール層５が絶縁膜と
して十分に残るため、ゲート電極４と接続孔１１との両
者間がショートするような虞が排除される。
【００１５】
【発明の効果】このように本発明によれば、ゲート電極
の金属層を覆う例えばシリコン酸化膜層及びシリコン酸
化膜のサイドウォール層からなる第１の絶縁層を、第２
の絶縁層（シリコン窒化膜）を介して第３の絶縁層（シ
リコン酸化膜）により覆い、その第２の絶縁層が第１の
絶縁層に対して選択的にエッチング可能であり、また第
３の絶縁層が第２の絶縁層に対して選択的にエッチング
可能なため、半導体装置の微細化によりゲート電極と接
続孔とが部分的に重なるようになった場合でも、接続孔
用下孔の形成時に第１の絶縁層が除去されることを防止
でき、高い絶縁性が保持され、信頼性が高く、かつ接続
孔形成時の高いマージンを得ることができる。さらに、
第２の絶縁層を成膜した後にイオン打ち込みを行うこと
から、第２の絶縁層をイオン打ち込み時の損傷防止のス
ルー膜として用いることができる。
の金属層を覆う例えばシリコン酸化膜層及びシリコン酸
化膜のサイドウォール層からなる第１の絶縁層を、第２
の絶縁層（シリコン窒化膜）を介して第３の絶縁層（シ
リコン酸化膜）により覆い、その第２の絶縁層が第１の
絶縁層に対して選択的にエッチング可能であり、また第
３の絶縁層が第２の絶縁層に対して選択的にエッチング
可能なため、半導体装置の微細化によりゲート電極と接
続孔とが部分的に重なるようになった場合でも、接続孔
用下孔の形成時に第１の絶縁層が除去されることを防止
でき、高い絶縁性が保持され、信頼性が高く、かつ接続
孔形成時の高いマージンを得ることができる。さらに、
第２の絶縁層を成膜した後にイオン打ち込みを行うこと
から、第２の絶縁層をイオン打ち込み時の損傷防止のス
ルー膜として用いることができる。
【図１】ａ〜ｄは、本発明に基づく半導体構造の形成過
程の前半を示す模式図。
程の前半を示す模式図。
【図２】ａ〜ｃは、本発明に基づく半導体構造の形成過
程の後半を示す模式図。
程の後半を示す模式図。
【図３】従来の半導体構造を示す模式図。
１ シリコン基板 ２ 金属層 ３ シリコン酸化膜層 ４ ゲート電極 ５ サイドウォール層 ６ シリコン窒化膜層 ７ 絶縁膜 ８ 下孔 ９ フォトレジスト １０ 配線層 １１ 接続孔 ２１ シリコン基板 ２２ 金属層 ２３ シリコン酸化膜層 ２４ サイドウォール層 ２５ ゲート電極 ２６ シリコン酸化膜層 ２７ 下孔 ２８ 配線層 ２９ 接続孔
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/28 H01L 21/3205 H01L 21/336 H01L 21/768
Claims (3)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された金属層と該金属層を覆う
第１の絶縁層とを含むゲート電極と、 前記ゲート電極及び前記半導体基板を覆うように形成さ
れた第２の絶縁層と、 前記第２の絶縁層を覆うように形成された第３の絶縁層
と、 前記第２及び前記第３の絶縁層を貫通して、前記半導体
基板に達する接続孔と、 前記接続孔の内面と前記第３の絶縁層を覆うように形成
された配線層とを有し、 前記第２の絶縁層が、前記第１の絶縁層に対して選択的
にエッチング可能な材料からなり、かつ前記第３の絶縁
層は前記第２の絶縁層に対して選択的にエッチング可能
な材料からなると共に、 前記第２の絶縁層を形成した後にイオン打ち込みを行
い、その後に前記第３の絶縁層が形成されている ことを
特徴とする半導体装置。 - 【請求項２】 前記第１の絶縁層は、前記金属層の上
に形成された絶縁層と、前記金属層の側面部に形成され
たサイドウォールを含むことを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 前記第１及び第３の絶縁層はシリコン
酸化膜であり、前記第２の絶縁層はシリコン窒化膜であ
ることを特徴とする請求項１または請求項２に記載の半
導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4358334A JP3065829B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
| US08/169,130 US5459354A (en) | 1992-12-25 | 1993-12-20 | Semiconductor device with improved insulation of wiring structure from a gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4358334A JP3065829B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196499A JPH06196499A (ja) | 1994-07-15 |
| JP3065829B2 true JP3065829B2 (ja) | 2000-07-17 |
Family
ID=18458765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4358334A Expired - Lifetime JP3065829B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5459354A (ja) |
| JP (1) | JP3065829B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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