JPH06196499A - 半導体構造及びその製造方法 - Google Patents
半導体構造及びその製造方法Info
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- JPH06196499A JPH06196499A JP4358334A JP35833492A JPH06196499A JP H06196499 A JPH06196499 A JP H06196499A JP 4358334 A JP4358334 A JP 4358334A JP 35833492 A JP35833492 A JP 35833492A JP H06196499 A JPH06196499 A JP H06196499A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 62
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 62
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000010030 laminating Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 abstract description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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-
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Abstract
(57)【要約】
【目的】 ゲート電極と接続孔との間のショートを防止
する。 【構成】 シリコン基板１の上に金属層２及びシリコン
酸化膜層３を積層してゲート電極４を形成し、かつシリ
コン酸化膜層からなるサイドウォール層５を形成した
後、シリコン基板１及びゲート電極４を覆うシリコン窒
化膜層６を成膜し、その上にシリコン酸化膜からなる絶
縁膜７を積層する。レジスト９を載せ、かつＣＨＦ3 な
どのガスを用いて高い選択比にて絶縁膜７を除去し、次
に、リン酸によるウェット除去やＣＦ4 などのガスを用
いて高い選択比にてシリコン窒化膜層６を除去して、接
続孔用下孔８を形成する。下孔８の内面及び絶縁膜７上
に配線層１０を積層して、接続孔１１を形成する。 【効果】 接続孔用下孔の形成時に、ゲート電極のシリ
コン酸化膜の除去を防止して、微細化による接続孔形成
時のショート防止の信頼性を向上し得る。
する。 【構成】 シリコン基板１の上に金属層２及びシリコン
酸化膜層３を積層してゲート電極４を形成し、かつシリ
コン酸化膜層からなるサイドウォール層５を形成した
後、シリコン基板１及びゲート電極４を覆うシリコン窒
化膜層６を成膜し、その上にシリコン酸化膜からなる絶
縁膜７を積層する。レジスト９を載せ、かつＣＨＦ3 な
どのガスを用いて高い選択比にて絶縁膜７を除去し、次
に、リン酸によるウェット除去やＣＦ4 などのガスを用
いて高い選択比にてシリコン窒化膜層６を除去して、接
続孔用下孔８を形成する。下孔８の内面及び絶縁膜７上
に配線層１０を積層して、接続孔１１を形成する。 【効果】 接続孔用下孔の形成時に、ゲート電極のシリ
コン酸化膜の除去を防止して、微細化による接続孔形成
時のショート防止の信頼性を向上し得る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体構造及びその製
造方法に関し、特に、ゲート電極及び上部の配線層とを
接続する接続孔を有する半導体構造及びその製造方法に
関する。
造方法に関し、特に、ゲート電極及び上部の配線層とを
接続する接続孔を有する半導体構造及びその製造方法に
関する。
【０００２】
【従来の技術】従来、シリコン基板上にゲート電極を形
成し、絶縁膜を介して上部に配線層を設け、両者を接続
する接続孔を設けた半導体構造として図３に示されるも
のがある。図３に於いて、シリコン基板２１の上面の所
定の位置に金属層２２が形成され、その金属層２２の上
面に絶縁層としてシリコン酸化膜層２３が積層されてい
ると共に、両層２２・２３の側面（図では左右の両側
面）を覆うようにシリコン酸化膜からなるサイドウォー
ル層２４が形成されて、ゲート電極２５が形成されてい
る。
成し、絶縁膜を介して上部に配線層を設け、両者を接続
する接続孔を設けた半導体構造として図３に示されるも
のがある。図３に於いて、シリコン基板２１の上面の所
定の位置に金属層２２が形成され、その金属層２２の上
面に絶縁層としてシリコン酸化膜層２３が積層されてい
ると共に、両層２２・２３の側面（図では左右の両側
面）を覆うようにシリコン酸化膜からなるサイドウォー
ル層２４が形成されて、ゲート電極２５が形成されてい
る。
【０００３】そして、シリコン基板２１の上面及び上記
ゲート電極２５を覆うようにシリコン酸化膜層２６が形
成され、そのシリコン酸化膜層２６の一部をフォトリソ
グラフィ法により除去して接続孔用下孔２７を形成し
て、その下孔２７の内面及びシリコン酸化膜層２６の上
面を覆うように配線層２８が積層され、下孔２７部分に
接続孔２９が形成されている。
ゲート電極２５を覆うようにシリコン酸化膜層２６が形
成され、そのシリコン酸化膜層２６の一部をフォトリソ
グラフィ法により除去して接続孔用下孔２７を形成し
て、その下孔２７の内面及びシリコン酸化膜層２６の上
面を覆うように配線層２８が積層され、下孔２７部分に
接続孔２９が形成されている。
【０００４】しかしながら、半導体構造の微細化が進
み、ゲート電極２５と接続孔２９との間隔が狭まり、図
に示されるようにゲート電極２５に少しでも接続孔２９
が重なった場合に、下孔２７の形成のためにシリコン酸
化膜層２６を除去する際にゲート電極２５が露出し、そ
の同種のシリコン酸化膜層２３も一部除去されてしまう
と、ゲート電極２５と接続孔２９とがショートする虞が
生じるという問題があった。
み、ゲート電極２５と接続孔２９との間隔が狭まり、図
に示されるようにゲート電極２５に少しでも接続孔２９
が重なった場合に、下孔２７の形成のためにシリコン酸
化膜層２６を除去する際にゲート電極２５が露出し、そ
の同種のシリコン酸化膜層２３も一部除去されてしまう
と、ゲート電極２５と接続孔２９とがショートする虞が
生じるという問題があった。
【０００５】
【発明が解決しようとする課題】このような従来技術の
問題点に鑑み、本発明の主な目的は、ゲート電極と接続
孔とが部分的に重なるような場合でも、ゲート電極と接
続孔の配線層との間のショートを防止して信頼性を向上
し得る半導体構造及びその製造方法を提供することにあ
る。
問題点に鑑み、本発明の主な目的は、ゲート電極と接続
孔とが部分的に重なるような場合でも、ゲート電極と接
続孔の配線層との間のショートを防止して信頼性を向上
し得る半導体構造及びその製造方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】このような目的は、本発
明によれば、シリコン基板上に金属層及びシリコン酸化
膜層をこの順に積層してなりかつシリコン酸化膜からな
るサイドウォール層を有するゲート電極と、前記シリコ
ン酸化膜層及び前記サイドウォール層を覆うように前記
シリコン基板上に成膜されたシリコン窒化膜層と、前記
シリコン窒化膜層の表面に積層されたシリコン酸化膜層
と、前記シリコン酸化膜層及び前記シリコン窒化膜層の
一部を除去して形成された接続孔用下孔と、前記下孔の
内面と前記シリコン酸化膜層の表面とを覆うように積層
された配線層とを有することを特徴とする半導体構造、
または、シリコン基板上に金属層及びシリコン酸化膜層
をこの順に積層しかつシリコン酸化膜からなるサイドウ
ォール層を形成してゲート電極を形成する過程と、前記
シリコン酸化膜層及び前記サイドウォール層を覆うよう
に前記シリコン基板上にシリコン窒化膜層を成膜する過
程と、前記シリコン窒化膜層の表面にシリコン酸化膜層
を積層する過程と、前記シリコン酸化膜層の表面にレジ
ストを設けて前記シリコン窒化膜層に比して前記シリコ
ン酸化膜層に対する選択比の高い除去手段により前記シ
リコン酸化膜層の一部を除去して接続孔用下孔を形成す
る過程と、前記接続孔用下孔の底部に露出した前記シリ
コン窒化膜層を前記シリコン酸化膜層に比して前記シリ
コン窒化膜層に対する選択比の高い除去手段により除去
する過程と、前記下孔の内面と前記シリコン酸化膜層の
表面とを覆うように配線層を積層する過程とを有するこ
とを特徴とする半導体構造の製造方法を提供することに
より達成される。
明によれば、シリコン基板上に金属層及びシリコン酸化
膜層をこの順に積層してなりかつシリコン酸化膜からな
るサイドウォール層を有するゲート電極と、前記シリコ
ン酸化膜層及び前記サイドウォール層を覆うように前記
シリコン基板上に成膜されたシリコン窒化膜層と、前記
シリコン窒化膜層の表面に積層されたシリコン酸化膜層
と、前記シリコン酸化膜層及び前記シリコン窒化膜層の
一部を除去して形成された接続孔用下孔と、前記下孔の
内面と前記シリコン酸化膜層の表面とを覆うように積層
された配線層とを有することを特徴とする半導体構造、
または、シリコン基板上に金属層及びシリコン酸化膜層
をこの順に積層しかつシリコン酸化膜からなるサイドウ
ォール層を形成してゲート電極を形成する過程と、前記
シリコン酸化膜層及び前記サイドウォール層を覆うよう
に前記シリコン基板上にシリコン窒化膜層を成膜する過
程と、前記シリコン窒化膜層の表面にシリコン酸化膜層
を積層する過程と、前記シリコン酸化膜層の表面にレジ
ストを設けて前記シリコン窒化膜層に比して前記シリコ
ン酸化膜層に対する選択比の高い除去手段により前記シ
リコン酸化膜層の一部を除去して接続孔用下孔を形成す
る過程と、前記接続孔用下孔の底部に露出した前記シリ
コン窒化膜層を前記シリコン酸化膜層に比して前記シリ
コン窒化膜層に対する選択比の高い除去手段により除去
する過程と、前記下孔の内面と前記シリコン酸化膜層の
表面とを覆うように配線層を積層する過程とを有するこ
とを特徴とする半導体構造の製造方法を提供することに
より達成される。
【０００７】
【作用】このようにすれば、ゲート電極及びシリコン基
板の上部に設けられたシリコン酸化膜層を、接続孔用下
孔を形成するべく一部を除去する際に、そのシリコン酸
化膜層を除去した後に、ゲート電極及びシリコン基板を
覆うように成膜されたシリコン窒化膜層の対応する部分
を除去するため、そのシリコン窒化膜層の除去をゲート
電極のシリコン酸化膜層に対して選択性を高めて行うこ
とにより、ゲート電極のシリコン酸化膜層を除去してし
まうことを防止できる。
板の上部に設けられたシリコン酸化膜層を、接続孔用下
孔を形成するべく一部を除去する際に、そのシリコン酸
化膜層を除去した後に、ゲート電極及びシリコン基板を
覆うように成膜されたシリコン窒化膜層の対応する部分
を除去するため、そのシリコン窒化膜層の除去をゲート
電極のシリコン酸化膜層に対して選択性を高めて行うこ
とにより、ゲート電極のシリコン酸化膜層を除去してし
まうことを防止できる。
【０００８】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【０００９】図１及び図２は、本発明が適用された半導
体構造の形成過程を示す図である。まず、図１ａに示さ
れるように、シリコン基板１の上面の所定の位置に金属
層２を形成し、その金属層２の上面にシリコン酸化膜層
３を形成して、金属層２及びシリコン酸化膜層３の２層
からなるゲート電極４を形成する。次に、図１ｂに示さ
れるように、上記両層２・３の側面（図では左右の両側
面）を覆うサイドウォール層５を、シリコン酸化膜をエ
ッチバックして形成する。
体構造の形成過程を示す図である。まず、図１ａに示さ
れるように、シリコン基板１の上面の所定の位置に金属
層２を形成し、その金属層２の上面にシリコン酸化膜層
３を形成して、金属層２及びシリコン酸化膜層３の２層
からなるゲート電極４を形成する。次に、図１ｂに示さ
れるように、上記両層２・３の側面（図では左右の両側
面）を覆うサイドウォール層５を、シリコン酸化膜をエ
ッチバックして形成する。
【００１０】さらに、図１ｃに示されるように、シリコ
ン基板１の上面及びゲート電極４を覆うように、シリコ
ン窒化膜層６を成膜する。シリコン窒化膜層６を成膜し
た後イオン打ち込みを行うが、シリコン窒化膜層６を、
その膜厚を５０〜５００ｎｍにすることにより、イオン
打ち込み時の損傷防止のスルー膜として用いることがで
きる。その後、アニールを行ったり、あるいは容量（コ
ンデンサ）などを形成する。
ン基板１の上面及びゲート電極４を覆うように、シリコ
ン窒化膜層６を成膜する。シリコン窒化膜層６を成膜し
た後イオン打ち込みを行うが、シリコン窒化膜層６を、
その膜厚を５０〜５００ｎｍにすることにより、イオン
打ち込み時の損傷防止のスルー膜として用いることがで
きる。その後、アニールを行ったり、あるいは容量（コ
ンデンサ）などを形成する。
【００１１】そして、図１ｄに示されるように、シリコ
ン窒化膜層６の上面に絶縁膜７を形成する。この絶縁膜
７は、低圧あるいは常圧で成膜されたシリコン酸化膜、
あるいは平坦化のためリンやボロンを混入したシリコン
酸化膜により構成されている。
ン窒化膜層６の上面に絶縁膜７を形成する。この絶縁膜
７は、低圧あるいは常圧で成膜されたシリコン酸化膜、
あるいは平坦化のためリンやボロンを混入したシリコン
酸化膜により構成されている。
【００１２】次に、図２ａに示されるように接続孔用下
孔８を形成するべく、絶縁膜７の上面の所定の位置にフ
ォトレジスト９を載せ、フォトリソグラフィ法により絶
縁膜７の一部を除去する。このとき、半導体構造の微細
化が進み、ゲート電極４と接続孔に対応する下孔８との
間隔が狭まり、図に示されるようにゲート電極４と下孔
８とが部分的重なった場合でも、ＣＨＦ3 などのガスを
用いることにより、図２ａに示されるように接続孔用下
孔８の底面に露出するシリコン窒化膜層６に比してシリ
コン酸化膜に対する１．５倍以上の高い選択比にて、絶
縁膜７の除去を好適に行うことができる。
孔８を形成するべく、絶縁膜７の上面の所定の位置にフ
ォトレジスト９を載せ、フォトリソグラフィ法により絶
縁膜７の一部を除去する。このとき、半導体構造の微細
化が進み、ゲート電極４と接続孔に対応する下孔８との
間隔が狭まり、図に示されるようにゲート電極４と下孔
８とが部分的重なった場合でも、ＣＨＦ3 などのガスを
用いることにより、図２ａに示されるように接続孔用下
孔８の底面に露出するシリコン窒化膜層６に比してシリ
コン酸化膜に対する１．５倍以上の高い選択比にて、絶
縁膜７の除去を好適に行うことができる。
【００１３】そして、露出したシリコン窒化膜層６を同
様に除去するが、このとき、リン酸によるウェット除
去、あるいはＣＦ4 などのガスを用いることにより、下
層のシリコン酸化膜層３と同じくシリコン酸化膜層から
なるサイドウォール層５とに比してシリコン窒化膜層６
に対する１．５倍以上の高い選択比にて、シリコン窒化
膜層６の除去を好適に行うことができる。このようにし
て接続孔用下孔８を形成することから、図２ｂに示され
るように、ゲート電極４の絶縁層であるシリコン酸化膜
層３及びサイドウォール層５は除去されない。
様に除去するが、このとき、リン酸によるウェット除
去、あるいはＣＦ4 などのガスを用いることにより、下
層のシリコン酸化膜層３と同じくシリコン酸化膜層から
なるサイドウォール層５とに比してシリコン窒化膜層６
に対する１．５倍以上の高い選択比にて、シリコン窒化
膜層６の除去を好適に行うことができる。このようにし
て接続孔用下孔８を形成することから、図２ｂに示され
るように、ゲート電極４の絶縁層であるシリコン酸化膜
層３及びサイドウォール層５は除去されない。
【００１４】下孔８を形成した後に、図２ｃに示される
ように、その下孔８の内面及び絶縁膜７の上面を覆うよ
うに配線層１０を積層して形成し、下孔８部分に配線層
１０により形成された接続孔１１が設けられる。このと
き、上記したように接続孔１１とゲート電極４とが部分
的重なっていても、ゲート電極４の金属層２の回りに、
シリコン酸化膜層３及びサイドウォール層５が絶縁膜と
して十分に残るため、ゲート電極４と接続孔１１との両
者間がショートするような虞が排除される。
ように、その下孔８の内面及び絶縁膜７の上面を覆うよ
うに配線層１０を積層して形成し、下孔８部分に配線層
１０により形成された接続孔１１が設けられる。このと
き、上記したように接続孔１１とゲート電極４とが部分
的重なっていても、ゲート電極４の金属層２の回りに、
シリコン酸化膜層３及びサイドウォール層５が絶縁膜と
して十分に残るため、ゲート電極４と接続孔１１との両
者間がショートするような虞が排除される。
【００１５】
【発明の効果】このように本発明によれば、ゲート電極
の金属層を覆うシリコン酸化膜層及びシリコン酸化膜の
サイドウォール層からなる絶縁膜を、シリコン窒化膜を
介してシリコン酸化膜により覆うため、半導体構造の微
細化によりゲート電極と接続孔とが部分的に重なるよう
になった場合でも、接続孔用下孔の形成時に絶縁膜が除
去されることを防止でき、高い絶縁性が保持され、信頼
性が高く、かつ接続孔形成時の高いマージンを得ること
ができる。
の金属層を覆うシリコン酸化膜層及びシリコン酸化膜の
サイドウォール層からなる絶縁膜を、シリコン窒化膜を
介してシリコン酸化膜により覆うため、半導体構造の微
細化によりゲート電極と接続孔とが部分的に重なるよう
になった場合でも、接続孔用下孔の形成時に絶縁膜が除
去されることを防止でき、高い絶縁性が保持され、信頼
性が高く、かつ接続孔形成時の高いマージンを得ること
ができる。
【図１】ａ〜ｄは、本発明に基づく半導体構造の形成過
程の前半を示す模式図。
程の前半を示す模式図。
【図２】ａ〜ｃは、本発明に基づく半導体構造の形成過
程の後半を示す模式図。
程の後半を示す模式図。
【図３】従来の半導体構造を示す模式図。
１ シリコン基板 ２ 金属層 ３ シリコン酸化膜層 ４ ゲート電極 ５ サイドウォール層 ６ シリコン窒化膜層 ７ 絶縁膜 ８ 下孔 ９ フォトレジスト １０ 配線層 １１ 接続孔 ２１ シリコン基板 ２２ 金属層 ２３ シリコン酸化膜層 ２４ サイドウォール層 ２５ ゲート電極 ２６ シリコン酸化膜層 ２７ 下孔 ２８ 配線層 ２９ 接続孔
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 21/90 Ｃ 7514−4Ｍ
Claims (2)
- 【請求項１】 シリコン基板上に金属層及びシリコン酸
化膜層をこの順に積層してなりかつシリコン酸化膜から
なるサイドウォール層を有するゲート電極と、 前記シリコン酸化膜層及び前記サイドウォール層を覆う
ように前記シリコン基板上に成膜されたシリコン窒化膜
層と、 前記シリコン窒化膜層の表面に積層されたシリコン酸化
膜層と、 前記シリコン酸化膜層及び前記シリコン窒化膜層の一部
を除去して形成された接続孔用下孔と、 前記下孔の内面と前記シリコン酸化膜層の表面とを覆う
ように積層された配線層とを有することを特徴とする半
導体構造。 - 【請求項２】 シリコン基板上に金属層及びシリコン酸
化膜層をこの順に積層しかつシリコン酸化膜からなるサ
イドウォール層を形成してゲート電極を形成する過程
と、 前記シリコン酸化膜層及び前記サイドウォール層を覆う
ように前記シリコン基板上にシリコン窒化膜層を成膜す
る過程と、 前記シリコン窒化膜層の表面にシリコン酸化膜層を積層
する過程と、 前記シリコン酸化膜層の表面にレジストを設けて前記シ
リコン窒化膜層に比して前記シリコン酸化膜層に対する
選択比の高い除去手段により前記シリコン酸化膜層の一
部を除去して接続孔用下孔を形成する過程と、 前記接続孔用下孔の底部に露出した前記シリコン窒化膜
層を前記シリコン酸化膜層に比して前記シリコン窒化膜
層に対する選択比の高い除去手段により除去する過程
と、 前記下孔の内面と前記シリコン酸化膜層の表面とを覆う
ように配線層を積層する過程とを有することを特徴とす
る半導体構造の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4358334A JP3065829B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
| US08/169,130 US5459354A (en) | 1992-12-25 | 1993-12-20 | Semiconductor device with improved insulation of wiring structure from a gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4358334A JP3065829B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196499A true JPH06196499A (ja) | 1994-07-15 |
| JP3065829B2 JP3065829B2 (ja) | 2000-07-17 |
Family
ID=18458765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4358334A Expired - Lifetime JP3065829B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5459354A (ja) |
| JP (1) | JP3065829B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6277734B1 (en) | 1998-08-28 | 2001-08-21 | Fujitsu Limited | Semiconductor device fabrication method |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650655A (en) * | 1994-04-28 | 1997-07-22 | Micron Technology, Inc. | Integrated circuitry having electrical interconnects |
| US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
| KR960005761A (ko) * | 1994-07-27 | 1996-02-23 | 이데이 노부유끼 | 반도체장치 |
| JPH08181205A (ja) * | 1994-12-26 | 1996-07-12 | Mitsubishi Electric Corp | 半導体装置の配線構造およびその製造方法 |
| KR0145058B1 (ko) * | 1994-12-31 | 1998-07-01 | 김광호 | 스태틱 랜덤 억세스 메모리 소자 및 제조방법 |
| US5965924A (en) * | 1995-11-22 | 1999-10-12 | Cypress Semiconductor Corp. | Metal plug local interconnect |
| US6309971B1 (en) | 1996-08-01 | 2001-10-30 | Cypress Semiconductor Corporation | Hot metallization process |
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| US6420777B2 (en) * | 1998-02-26 | 2002-07-16 | International Business Machines Corporation | Dual layer etch stop barrier |
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| US6444530B1 (en) | 1999-05-25 | 2002-09-03 | Advanced Micro Devices, Inc. | Process for fabricating an integrated circuit with a self-aligned contact |
| US6483153B1 (en) * | 1999-10-14 | 2002-11-19 | Advanced Micro Devices, Inc. | Method to improve LDD corner control with an in-situ film for local interconnect processing |
| US6441418B1 (en) | 1999-11-01 | 2002-08-27 | Advanced Micro Devices, Inc. | Spacer narrowed, dual width contact for charge gain reduction |
| US6551923B1 (en) | 1999-11-01 | 2003-04-22 | Advanced Micro Devices, Inc. | Dual width contact for charge gain reduction |
| US9589811B2 (en) * | 2015-06-24 | 2017-03-07 | Varian Semiconductor Equipment Associates, Inc. | FinFET spacer etch with no fin recess and no gate-spacer pull-down |
| WO2017111910A1 (en) * | 2015-12-21 | 2017-06-29 | Intel Corporation | High performance integrated rf passives using dual lithography process |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2555364B1 (fr) * | 1983-11-18 | 1990-02-02 | Hitachi Ltd | Procede de fabrication de connexions d'un dispositif a circuits integres a semi-conducteurs comportant en particulier un mitset |
| US5045916A (en) * | 1985-01-22 | 1991-09-03 | Fairchild Semiconductor Corporation | Extended silicide and external contact technology |
| JPS62111432A (ja) * | 1985-11-08 | 1987-05-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5043790A (en) * | 1990-04-05 | 1991-08-27 | Ramtron Corporation | Sealed self aligned contacts using two nitrides process |
| JP3040500B2 (ja) * | 1991-02-14 | 2000-05-15 | 松下電器産業株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-12-25 JP JP4358334A patent/JP3065829B2/ja not_active Expired - Lifetime
-
1993
- 1993-12-20 US US08/169,130 patent/US5459354A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6277734B1 (en) | 1998-08-28 | 2001-08-21 | Fujitsu Limited | Semiconductor device fabrication method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3065829B2 (ja) | 2000-07-17 |
| US5459354A (en) | 1995-10-17 |
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