JPS62111432A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62111432A JPS62111432A JP60250263A JP25026385A JPS62111432A JP S62111432 A JPS62111432 A JP S62111432A JP 60250263 A JP60250263 A JP 60250263A JP 25026385 A JP25026385 A JP 25026385A JP S62111432 A JPS62111432 A JP S62111432A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- etching
- metal silicide
- pattern
- gas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000005530 etching Methods 0.000 claims abstract description 30
- 229910052751 metal Inorganic materials 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 25
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 25
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229920005591 polysilicon Polymers 0.000 claims abstract description 12
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052794 bromium Inorganic materials 0.000 claims abstract description 9
- 238000001020 plasma etching Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 2
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 239000004020 conductor Substances 0.000 claims 1
- 238000005553 drilling Methods 0.000 claims 1
- 239000011229 interlayer Substances 0.000 claims 1
- 238000000992 sputter etching Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 20
- 230000010354 integration Effects 0.000 abstract description 10
- 229910008814 WSi2 Inorganic materials 0.000 abstract description 4
- 229910008479 TiSi2 Inorganic materials 0.000 abstract description 3
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 abstract description 3
- 239000007789 gas Substances 0.000 description 23
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 8
- 229910052731 fluorine Inorganic materials 0.000 description 8
- 239000011737 fluorine Substances 0.000 description 8
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 6
- 229910052801 chlorine Inorganic materials 0.000 description 6
- 239000000460 chlorine Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 239000012495 reaction gas Substances 0.000 description 4
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 150000004820 halides Chemical class 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 244000228957 Ferula foetida Species 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- -1 resistivity ~70μΩcm) Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＩＣ，ＬＳＩなど半導体装置のパターン形成には反応性
イオンエツチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ以下略してＲＩＥ）が多用されており、弗素系
や塩素系のガスが反応性ガスとして使用されているが、
臭素ガスを用いることにより高精度のパターン形成が可
能となる。
イオンエツチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ以下略してＲＩＥ）が多用されており、弗素系
や塩素系のガスが反応性ガスとして使用されているが、
臭素ガスを用いることにより高精度のパターン形成が可
能となる。
本発明は臭素ガスをＲＩＢの反応性ガスとして使用する
ことによりパターン精度を向上した半導体装置の製造方
法に関する。
ことによりパターン精度を向上した半導体装置の製造方
法に関する。
ｒｃ、ＬＳＩなどの半導体部品を始めとし、磁気バブル
メモリ、表面波フィルタなどの回路部品など微細な電子
回路を必要とする用途には写真食刻技術（ホトリソグラ
フィ或いは電子性リソグラフィ）が多用されている。
メモリ、表面波フィルタなどの回路部品など微細な電子
回路を必要とする用途には写真食刻技術（ホトリソグラ
フィ或いは電子性リソグラフィ）が多用されている。
すなわら被処理基板或いは真空藩着法、化学気相成長法
（ＣＶＤ法）などで被処理基板上に形成した金属層や絶
縁層の上にレジストを被覆し、これに投影露光あるいは
密着露光を行って怒光させ、ポジ形レジストを用いた場
合は光照射部が現像液に可溶となり、またネガ形レジス
トを用いた場合は光照射部が不溶となる現象を利用して
レジストパターンを形成し、これをエツチング処理する
ことによりパターン形成が行われている。
（ＣＶＤ法）などで被処理基板上に形成した金属層や絶
縁層の上にレジストを被覆し、これに投影露光あるいは
密着露光を行って怒光させ、ポジ形レジストを用いた場
合は光照射部が現像液に可溶となり、またネガ形レジス
トを用いた場合は光照射部が不溶となる現象を利用して
レジストパターンを形成し、これをエツチング処理する
ことによりパターン形成が行われている。
ここでエツチング法にはエツチング処理を化学的に行う
ウェットエツチング法と物理化学的に行うドライエツチ
ング法とがあり、当初には化学エツチングが用いられて
いたが、集積化の進行によってパターンが微細化するに
従ってサイドエツチング現象を伴うウェットエツチング
は適ざなくなり、ドライエツチング：特にエツチングに
方向性のあるＲＩＥが使用されるようになった。
ウェットエツチング法と物理化学的に行うドライエツチ
ング法とがあり、当初には化学エツチングが用いられて
いたが、集積化の進行によってパターンが微細化するに
従ってサイドエツチング現象を伴うウェットエツチング
は適ざなくなり、ドライエツチング：特にエツチングに
方向性のあるＲＩＥが使用されるようになった。
本発明はＲＩＥを行う際の反応ガスとして臭素ガスを用
いると共に被処理材料の選択することにより、パターン
精度の向上と一層の集積化を可能とするものである。
いると共に被処理材料の選択することにより、パターン
精度の向上と一層の集積化を可能とするものである。
ＲＩＥ法は並行平板形の電極を１３．５６Ｍ）Ｉｚなど
の高周波電源に接続すると共にカソード電極上に被処理
基板を置いてグロー放電を起こさせ、グロー放電による
プラズマ内の電子とイオンの易動度の差によって陰極降
下電圧を生じ、この電圧によってガスプラズマ内の正イ
オンがカソード上の試料に衝撃するのを利用したエツチ
ング法であり、正イオンとして反応性イオンを用いるこ
とから反応性イオンエツチングと言われている。
の高周波電源に接続すると共にカソード電極上に被処理
基板を置いてグロー放電を起こさせ、グロー放電による
プラズマ内の電子とイオンの易動度の差によって陰極降
下電圧を生じ、この電圧によってガスプラズマ内の正イ
オンがカソード上の試料に衝撃するのを利用したエツチ
ング法であり、正イオンとして反応性イオンを用いるこ
とから反応性イオンエツチングと言われている。
ここで従来は反応ガスとして四弗化炭素（ＣＦ４）四塩
化炭素（ＣＣ１４）、三弗化メタン（Ｃ）ｌＦ３ ）な
どのハロゲン化物を用いており、プラズマ化によって生
ずるＦ＋やＣ１＋などのイオンは反応性が強いために半
導体基板やこの上に形成されている金属層、絶縁層など
と反応してエツチングが行われている。
化炭素（ＣＣ１４）、三弗化メタン（Ｃ）ｌＦ３ ）な
どのハロゲン化物を用いており、プラズマ化によって生
ずるＦ＋やＣ１＋などのイオンは反応性が強いために半
導体基板やこの上に形成されている金属層、絶縁層など
と反応してエツチングが行われている。
すなわらハロゲン化物の正イオンはこれらの材料と反応
してガス状のハロゲン化物を形成するが、この藩気圧が
高いために容易に排気され、それによってドライエツチ
ングが進行している。
してガス状のハロゲン化物を形成するが、この藩気圧が
高いために容易に排気され、それによってドライエツチ
ングが進行している。
さてＭＯ５構造をとるＬＳｌ、ＶＬＳＩなどの形成にお
いてポリシリコン（Ｓｉ）をゲート電極として用いるデ
バイスは自己整合（Ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）方
式が使用できることから急速に進歩しており、また配線
パターンの構成材としても使用されている。
いてポリシリコン（Ｓｉ）をゲート電極として用いるデ
バイスは自己整合（Ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）方
式が使用できることから急速に進歩しており、また配線
パターンの構成材としても使用されている。
ここでポリＳｉ層は不純物のドープ、グレインサイズの
制御などにより抵抗値の低減が行われているが、抵抗率
は約５００μΩｃｍが限界である。
制御などにより抵抗値の低減が行われているが、抵抗率
は約５００μΩｃｍが限界である。
そこで更に導電性を高める方法としてメタルシリサイド
との二層構造がとられている。
との二層構造がとられている。
このメタルシリサイドはＳｉと高融点金属との化合物で
あり、チタン・シリサイド（ＴｉＳｉ ｚ ＋ 抵抗率
１３〜１６μΩｃｍ） ＋タングステン・シリサイド（
ＷＳｉ２ 、抵抗率〜７０μΩｃｍ） 、モリブデン・
シリサイド（ＭｏＳｉ ２ ＋ 抵抗率〜１００μΩｃ
ｍ）など各種のものが知られており、何れも融点が高く
、耐酸化性があり、物性的にＳｉと！（以しているとこ
ろに特徴がある。
あり、チタン・シリサイド（ＴｉＳｉ ｚ ＋ 抵抗率
１３〜１６μΩｃｍ） ＋タングステン・シリサイド（
ＷＳｉ２ 、抵抗率〜７０μΩｃｍ） 、モリブデン・
シリサイド（ＭｏＳｉ ２ ＋ 抵抗率〜１００μΩｃ
ｍ）など各種のものが知られており、何れも融点が高く
、耐酸化性があり、物性的にＳｉと！（以しているとこ
ろに特徴がある。
以下ポリＳｉとメタルシリサイドを使用する従来のデハ
゛イスについて説明する。
゛イスについて説明する。
（１）イレイザブル・プログラミング・リードオンリメ
モリ （Ｅｌａｓｅｒｂｌｅ Ｐｒｏｇｒａｍｉｎｇ
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ略してＵＰ Ｉ？Ｏ
Ｍ） ：第３図（Ａ）〜（Ｄ）はＥＰ ＲＯＭを構成
する二つのゲート電極の製造工程を示すものである。
モリ （Ｅｌａｓｅｒｂｌｅ Ｐｒｏｇｒａｍｉｎｇ
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ略してＵＰ Ｉ？Ｏ
Ｍ） ：第３図（Ａ）〜（Ｄ）はＥＰ ＲＯＭを構成
する二つのゲート電極の製造工程を示すものである。
すなわら素子分離用フィルド酸化膜１に囲まれると共に
表面が熱酸化による酸化膜２により絶縁されたｆ！Ｓ
ｉ基板３の上にＣＶＤ法によって厚さ約４０００人の第
１のポリＳｉ層４があり、この上にＣＶＤ法により厚さ
約５００人の二酸化硅素層（Ｓ’ｉ０２ ｉｇ）５、厚
さ約２０００人の第２のポリＳｉ層６．厚さ約２０００
人のメタルシリサイド層７と順次層形成されている。
表面が熱酸化による酸化膜２により絶縁されたｆ！Ｓ
ｉ基板３の上にＣＶＤ法によって厚さ約４０００人の第
１のポリＳｉ層４があり、この上にＣＶＤ法により厚さ
約５００人の二酸化硅素層（Ｓ’ｉ０２ ｉｇ）５、厚
さ約２０００人の第２のポリＳｉ層６．厚さ約２０００
人のメタルシリサイド層７と順次層形成されている。
ここで、第２のポリＳｉ層６とメタルシリサイドＮ７と
の二重層はポリサイド層とも略称されている。
の二重層はポリサイド層とも略称されている。
ゲート電極の形成法として同図（Ａ）に示すように形成
位置にレジスト８をパターンニングした後、塩素系或い
は弗素系のガスをエッチャントとしＲＩＩＥ法により同
図（Ｂ）に示すようにＳｉ０２層５に達するまでメタル
シリサイド層７と第２のポリＳｉ層６をエツチングする
。
位置にレジスト８をパターンニングした後、塩素系或い
は弗素系のガスをエッチャントとしＲＩＩＥ法により同
図（Ｂ）に示すようにＳｉ０２層５に達するまでメタル
シリサイド層７と第２のポリＳｉ層６をエツチングする
。
ここで第２図は弗素又は塩素系のガスを反応ガスとする
場合のＲＩＥ特性図であって、ポリＳｉとメタルシリサ
イドのエツチング速度は大きな差はなく、共に良くエツ
チングされる。
場合のＲＩＥ特性図であって、ポリＳｉとメタルシリサ
イドのエツチング速度は大きな差はなく、共に良くエツ
チングされる。
次にＲＩＢ装置のエッチャントをＣＨＦ ３に変えてＲ
ＩＥを行い、第３図（Ｃ）に示すようにＳｉＯ２層５を
エツチングした後、再び先の反応ガスに戻してエツチン
グを行って、第１のポリＳｉ層４をエツチングし、ゲー
ト電極９の形成が終わっている。
ＩＥを行い、第３図（Ｃ）に示すようにＳｉＯ２層５を
エツチングした後、再び先の反応ガスに戻してエツチン
グを行って、第１のポリＳｉ層４をエツチングし、ゲー
ト電極９の形成が終わっている。
然し、かかる電極９の形成においてレジスト８はメタル
シリサイド層７より第１のポリシリコン層４に到る三段
階に互っての選択エツチング処理に耐えることが必要で
あるが、レジストの耐ドライエツチング性は充分でない
ためにゲート電極９の寸法精度が低下し、信顛性が低下
すると云う問題がある。
シリサイド層７より第１のポリシリコン層４に到る三段
階に互っての選択エツチング処理に耐えることが必要で
あるが、レジストの耐ドライエツチング性は充分でない
ためにゲート電極９の寸法精度が低下し、信顛性が低下
すると云う問題がある。
なお集積化は今後ますます進展してゆくが微細加工時の
寸法精度の低下は集積化を妨げており、この解決が要望
されている。
寸法精度の低下は集積化を妨げており、この解決が要望
されている。
（２）配線パターンとコンタクトホールの位置合わせ：
第４図は従来行われている配線パターンとコンタクトホ
ールとの位置合わせ工程を示すもの１、同図（Ａ）は従
来法で配線パターンを形成した場合の平面図、同図（Ｂ
）、 （Ｃ）はこれを形成する工程を示す断面図であ
る。
ールとの位置合わせ工程を示すもの１、同図（Ａ）は従
来法で配線パターンを形成した場合の平面図、同図（Ｂ
）、 （Ｃ）はこれを形成する工程を示す断面図であ
る。
すなわら同図（Ｂ）に示すようにＳｉ基板３上に半導体
領域があり、この上の燐硅酸ガラス（ＰＳＧ）層１１に
コンタクトホール１２を設け、このコンタクトホール１
２の直上を通る配線パターン１３を形成する場合である
。
領域があり、この上の燐硅酸ガラス（ＰＳＧ）層１１に
コンタクトホール１２を設け、このコンタクトホール１
２の直上を通る配線パターン１３を形成する場合である
。
ここで理想的にはコンタクトホール１２の径と配線パタ
ーン１３の幅とは等しければよい。
ーン１３の幅とは等しければよい。
然し、現実にはコンタクトホール１２の径と配線パター
ン１３の幅は２μｍ程度であり、正確に両者を一致させ
ることは困難で多少の位置ずれば避けられない。
ン１３の幅は２μｍ程度であり、正確に両者を一致させ
ることは困難で多少の位置ずれば避けられない。
従来の方法は同図（Ｂ）に示すようにコンタクトホール
１２が形成されているＰＳＧ層１１の上に真空薄着など
の方法によりアルミニウム（ＡＩ）層１４を形成し、こ
の上に同図（Ａ）に示すような配線パターン１３を形成
するためのレジスト１５をパターンニングしたが、位置
ずれのためにレジスト１５がコンタクトホール１２の中
の＾１１１５１４の半分までしか被覆されていない状態
を示している。
１２が形成されているＰＳＧ層１１の上に真空薄着など
の方法によりアルミニウム（ＡＩ）層１４を形成し、こ
の上に同図（Ａ）に示すような配線パターン１３を形成
するためのレジスト１５をパターンニングしたが、位置
ずれのためにレジスト１５がコンタクトホール１２の中
の＾１１１５１４の半分までしか被覆されていない状態
を示している。
この状態で従来のように弗素系或いは塩素系の反応ガス
を用いてＡｔ層１４のＲＩＢを行うと同図（Ｃ）に示す
ようにＳｉ基板３の半導体領域１０もエツチングされ易
いことからＳｉ基板３に達する穴が開き短絡が起こり易
い。
を用いてＡｔ層１４のＲＩＢを行うと同図（Ｃ）に示す
ようにＳｉ基板３の半導体領域１０もエツチングされ易
いことからＳｉ基板３に達する穴が開き短絡が起こり易
い。
そこで従来は第５図に示すようにコンタクトホール１２
の部分の配線パターン１３を膨らませて作り、位置ずれ
が生じても配線パターン１３が第４図（Ａ）のように外
れても差支えないような方法がとられていた。
の部分の配線パターン１３を膨らませて作り、位置ずれ
が生じても配線パターン１３が第４図（Ａ）のように外
れても差支えないような方法がとられていた。
然し、かかる方法は集積度の向上を著しく妨げており、
膨らみを持たせなくて済む配線パターンの形成方法の開
発が要望されていた。
膨らみを持たせなくて済む配線パターンの形成方法の開
発が要望されていた。
以上記したようにＥＦ ＲＯＭの製造工程においてメタ
ルシリサイド層７と第２のポリＳｉ層６とからなるポリ
サイド層を最上層として用いるゲート電極９の形成にお
いてはレジスト８が第１のポリＳｉ層４をＲＩＥするま
での三段階のＲＩＥ処理に耐えなければならないが耐性
が不充分のためパターン精度の高いゲート電極が形成で
きないと云う問題があり、またコンタクトホール１２と
配線パターン１３との位置合わせに当たって゛は多少の
位置ずれは避けられないために第５図に示したように配
線パターン１３を膨らませて形成する必要があり、その
ために集積化が妨げられていると云う問題がある。
ルシリサイド層７と第２のポリＳｉ層６とからなるポリ
サイド層を最上層として用いるゲート電極９の形成にお
いてはレジスト８が第１のポリＳｉ層４をＲＩＥするま
での三段階のＲＩＥ処理に耐えなければならないが耐性
が不充分のためパターン精度の高いゲート電極が形成で
きないと云う問題があり、またコンタクトホール１２と
配線パターン１３との位置合わせに当たって゛は多少の
位置ずれは避けられないために第５図に示したように配
線パターン１３を膨らませて形成する必要があり、その
ために集積化が妨げられていると云う問題がある。
上記の問題は半導体基板上に反応性イオンエツチングに
よりパターン形成を行う際に、臭素ガスを反応ガスとし
て使用することにより起こるメタルシリサイド層とポリ
シリコン層とのエツチング速度の顕著な差を利用して選
択エツチングを行う半導体装置の製造方法により解決す
ることができる。
よりパターン形成を行う際に、臭素ガスを反応ガスとし
て使用することにより起こるメタルシリサイド層とポリ
シリコン層とのエツチング速度の顕著な差を利用して選
択エツチングを行う半導体装置の製造方法により解決す
ることができる。
ＰＩＦの反応ガスとして従来は先に記したように弗素系
或いは塩素系のガスを用いており、そのため第２図に示
すようにポリＳｉ層とメタルシリサイド層のエツチング
速度は近似しており、メタルの種類により異なるものの
高々１〜２倍の差しかなかった。
或いは塩素系のガスを用いており、そのため第２図に示
すようにポリＳｉ層とメタルシリサイド層のエツチング
速度は近似しており、メタルの種類により異なるものの
高々１〜２倍の差しかなかった。
然し、発明者等はエツチングガスとして臭素ガス（Ｉｌ
ｒ２ ）を用いると全般的にみるとエツチング速度は弗
素系や塩素系に較べると劣るもの＼、対称とする材料に
より顕著なエツチング速度の差があることを発見した。
ｒ２ ）を用いると全般的にみるとエツチング速度は弗
素系や塩素系に較べると劣るもの＼、対称とする材料に
より顕著なエツチング速度の差があることを発見した。
第１図ばＢｒ２を反応ガスとする場合の消費電力に対す
るエツチング速度の関係を示すものであり、ポリＳｉ層
に対するエツチング速度に対してＷ Ｓ ｉ ２とＭｏ
５ｉｚ層のエツチング速度は非常に遅いがＴｉ５ｉ２Ｎ
はむしろ速い。
るエツチング速度の関係を示すものであり、ポリＳｉ層
に対するエツチング速度に対してＷ Ｓ ｉ ２とＭｏ
５ｉｚ層のエツチング速度は非常に遅いがＴｉ５ｉ２Ｎ
はむしろ速い。
本発明はこの顕著な選択性を利用し、従来のＩＣ製造プ
ロセスにおいて問題となっている収率の低下やパターン
精度の低下を解決するものである。
ロセスにおいて問題となっている収率の低下やパターン
精度の低下を解決するものである。
実施例１：
第３図に示したＥＦ ＲＯＭの製造工程において、本発
明の詳細な説明する。
明の詳細な説明する。
本発明はメタルシリサイド層７としてＷ Ｓ ｉ ２を
、また反応ガスとしてＢｒｚを使用する点に特徴がある
。
、また反応ガスとしてＢｒｚを使用する点に特徴がある
。
すなわら、先に第３図（Ｂ）に示したようにレジスト８
をマスクとしてメタルシリサイド（Ｗ Ｓ ｉ２）層７
と第２のポリＳｉ層６にＲＩＥを行う。
をマスクとしてメタルシリサイド（Ｗ Ｓ ｉ２）層７
と第２のポリＳｉ層６にＲＩＥを行う。
この場合の反応ガスは従来のように弗素系或いは塩素系
のものでよい。
のものでよい。
この段階で今まで存在していたレジスト８も除去する。
そして以後は第３図（Ｂ）で示されるメタルシリサイド
（ＷＳｉ２）層７をマスクとしてＢｒ２を反応ガスとし
てＲＩＥ処理を行う。
（ＷＳｉ２）層７をマスクとしてＢｒ２を反応ガスとし
てＲＩＥ処理を行う。
この理由は第１図に示すようにＷ Ｓ ｉ ２はエツチ
ング速度が僅かであるため、充分にマスクとして作用す
ることによる。
ング速度が僅かであるため、充分にマスクとして作用す
ることによる。
かかる方法により、自己整合作用が有効に働き、パター
ン精度の高いゲート電極の形成が可能となる。
ン精度の高いゲート電極の形成が可能となる。
実施例２：
第６図は半導体ｉ＋を上に形成されたコンタクトホール
と配線との位置合わせに当たって本発明の実施法を示す
ものである。
と配線との位置合わせに当たって本発明の実施法を示す
ものである。
すなわら本発明は第６図（Ｂ）に示すようにｐｓＧ層１
１に設けたコンタクトホール１２をメタルシリサイド層
この例の場合はＷＳｉｚ１６で埋め、この上にポリＳｉ
層１７とＴｉＳｉｘ層１８からなるポリサイド層１９を
形成する。
１に設けたコンタクトホール１２をメタルシリサイド層
この例の場合はＷＳｉｚ１６で埋め、この上にポリＳｉ
層１７とＴｉＳｉｘ層１８からなるポリサイド層１９を
形成する。
次に従来と同様にレジストをパターンニングし、Ｂｒ２
を反応ガスとしてＲＩＥを行い、同図（Ｃ）に示すよう
な配線パターン１３を形成する。
を反応ガスとしてＲＩＥを行い、同図（Ｃ）に示すよう
な配線パターン１３を形成する。
ここで、第１図に示すようにＴｉＳｉ２層１８とポリＳ
ｉ層１７はエツチング速度が速いために容易に工・７チ
ングされるが、ＷＳｉｚ１６はエツチング速度が遅いた
め、従来のようにエツチングが進行することばない。
ｉ層１７はエツチング速度が速いために容易に工・７チ
ングされるが、ＷＳｉｚ１６はエツチング速度が遅いた
め、従来のようにエツチングが進行することばない。
以上のことから第６図（Ａ）に示すように配線パターン
１３がコンタクトホール１２より多少外れていてもＲＩ
Ｅ処理により短絡が起こることはない。
１３がコンタクトホール１２より多少外れていてもＲＩ
Ｅ処理により短絡が起こることはない。
ごのように本発明を実施すると従来のような位置ずれ予
防策をとる必要がないので高集積化が可能となる。
防策をとる必要がないので高集積化が可能となる。
以上記したように本発明の実施によりＬＳ１．ＶＬＳＩ
など高集積化が必要な半導体装置の製造において、パタ
ーン精度の向上と高集積化が可能となる。
など高集積化が必要な半導体装置の製造において、パタ
ーン精度の向上と高集積化が可能となる。
第１図ばＢｒ２ガスを反応ガスとする場合の［Ｅ特性図
、 第２図は弗素又は塩素系ガスを反応ガスとする場合のｌ
？ＩＥ特性図、 第３図ばＥＦ ＲＯＭの製造工程を示す断面図、第４図
はコンタクトホールと配線との従来の位置合わせを示す
平面図（Ａ）と断面図（Ｂ）、（Ｃ）、 第５図は従来の位置合わせを示す平面図、第６図は本発
明の位置合わせ法を示す平面図（Ａ）と断面図（Ｂ）、
（Ｃ）、 である。 図において、 ３はＳｉ基板、 ４は第１のポリＳｉ層、５は
Ｓｉ０２層、 ６は第２のポリＳｉ層、７はメ
タルシリサイド層、 ８はレジスト、 ９はゲート電極、１０は半導
体領域、 １１はＰＳＧ層、１２はコンタクトホー
ル、１３は配線パターン、１４はＡｌｊｉｌＪ、
１５はレジスト、１６ばＷ Ｓ ｉ ２、
１７はポリＳｉ層、１８はＴｉＳｉ２層、
１９はポリサイド層、である。
、 第２図は弗素又は塩素系ガスを反応ガスとする場合のｌ
？ＩＥ特性図、 第３図ばＥＦ ＲＯＭの製造工程を示す断面図、第４図
はコンタクトホールと配線との従来の位置合わせを示す
平面図（Ａ）と断面図（Ｂ）、（Ｃ）、 第５図は従来の位置合わせを示す平面図、第６図は本発
明の位置合わせ法を示す平面図（Ａ）と断面図（Ｂ）、
（Ｃ）、 である。 図において、 ３はＳｉ基板、 ４は第１のポリＳｉ層、５は
Ｓｉ０２層、 ６は第２のポリＳｉ層、７はメ
タルシリサイド層、 ８はレジスト、 ９はゲート電極、１０は半導
体領域、 １１はＰＳＧ層、１２はコンタクトホー
ル、１３は配線パターン、１４はＡｌｊｉｌＪ、
１５はレジスト、１６ばＷ Ｓ ｉ ２、
１７はポリＳｉ層、１８はＴｉＳｉ２層、
１９はポリサイド層、である。
Claims (3)
- （１）半導体基板上に反応性イオンエッチングによりパ
ターン形成を行う際に、臭素ガスを反応ガスとして使用
することにより起こるメタルシリサイド層とポリシリコ
ン層とのエッチング速度の差を利用して選択エッチング
を行うことを特徴とする半導体装置の製造方法。 - （２）層間絶縁層により区画されたシリコン基板上に第
１のポリシリコン層、二酸化硅素層、第２のポリシリコ
ン層、メタルシリサイド層と順次に層形成した後、該メ
タルシリサイド層上にレジストのパターンニングを行い
、反応性イオンエッチングによりシリコン基板に到るま
でエッチングしてゲート電極を形成するＥＰＲＯＭの製
造工程において、前記メタルシリサイド層上にレジスト
パターンを形成し、臭素ガスを反応ガスとしてメタルシ
リサイド層と第２のポリシリコン層とをエッチングして
コントロールゲートを形成した後に残存するレジストを
剥離し、該メタルシリサイド層をマスクとして二酸化硅
素層をエッチングした後、再び臭素ガスを反応ガスとし
て第１のポリシリコン層をエッチングしてフローティン
グゲートを形成することを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。 - （３）半導体領域上に形成した絶縁層を穴開けしてコン
タクトホールを作り、該絶縁層上に導体層を形成してコ
ンタクトホールを埋めた後、該導体層を選択エッチング
して配線パターンを形成する半導体集積回路の製造工程
において、前記コンタクトホールをメタルシリサイド層
で埋めた後、該絶縁層上にチタンシリサイドとポリシリ
コンの二層よりなる導体パターンを形成し、臭素ガスを
反応ガスとして反応性イオンエッチングを行い配線パタ
ーンを形成することを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250263A JPS62111432A (ja) | 1985-11-08 | 1985-11-08 | 半導体装置の製造方法 |
| US06/924,666 US4744861A (en) | 1985-11-08 | 1986-10-30 | Method of producing semiconductor device using reactive ion etching |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250263A JPS62111432A (ja) | 1985-11-08 | 1985-11-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62111432A true JPS62111432A (ja) | 1987-05-22 |
Family
ID=17205286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250263A Pending JPS62111432A (ja) | 1985-11-08 | 1985-11-08 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4744861A (ja) |
| JP (1) | JPS62111432A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5316616A (en) * | 1988-02-09 | 1994-05-31 | Fujitsu Limited | Dry etching with hydrogen bromide or bromine |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4796081A (en) * | 1986-05-02 | 1989-01-03 | Advanced Micro Devices, Inc. | Low resistance metal contact for silicon devices |
| US5017510A (en) * | 1987-06-01 | 1991-05-21 | Texas Instruments Incorporated | Method of making a scalable fuse link element |
| DE68928977T2 (de) * | 1988-02-09 | 1999-08-19 | Fujitsu Ltd. | Trockenätzen mit Wasserstoffbromid oder Brom |
| US5091326A (en) * | 1988-03-02 | 1992-02-25 | Advanced Micro Devices, Inc. | EPROM element employing self-aligning process |
| US4983253A (en) * | 1988-05-27 | 1991-01-08 | University Of Houston-University Park | Magnetically enhanced RIE process and apparatus |
| DE4001372A1 (de) * | 1989-01-18 | 1990-07-19 | Toshiba Kawasaki Kk | Verfahren zur herstellung einer halbleiteranordnung |
| JPH0383335A (ja) * | 1989-08-28 | 1991-04-09 | Hitachi Ltd | エッチング方法 |
| US5015323A (en) * | 1989-10-10 | 1991-05-14 | The United States Of America As Represented By The Secretary Of Commerce | Multi-tipped field-emission tool for nanostructure fabrication |
| US5026437A (en) * | 1990-01-22 | 1991-06-25 | Tencor Instruments | Cantilevered microtip manufacturing by ion implantation and etching |
| US5011568A (en) * | 1990-06-11 | 1991-04-30 | Iowa State University Research Foundation, Inc. | Use of sol-gel derived tantalum oxide as a protective coating for etching silicon |
| JPH0779102B2 (ja) * | 1990-08-23 | 1995-08-23 | 富士通株式会社 | 半導体装置の製造方法 |
| JP3093429B2 (ja) * | 1992-04-28 | 2000-10-03 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3065829B2 (ja) * | 1992-12-25 | 2000-07-17 | 新日本製鐵株式会社 | 半導体装置 |
| US5356513A (en) * | 1993-04-22 | 1994-10-18 | International Business Machines Corporation | Polishstop planarization method and structure |
| US5384009A (en) * | 1993-06-16 | 1995-01-24 | Applied Materials, Inc. | Plasma etching using xenon |
| US5556507A (en) * | 1994-03-03 | 1996-09-17 | Silicon Systems, Inc. | Multifunctional contactless interconnect technology |
| US5364817A (en) * | 1994-05-05 | 1994-11-15 | United Microelectronics Corporation | Tungsten-plug process |
| US6565721B1 (en) * | 1996-04-04 | 2003-05-20 | Micron Technology, Inc. | Use of heavy halogens for enhanced facet etching |
| US5789296A (en) * | 1996-12-05 | 1998-08-04 | Mosel Vitelic Inc. | Method for manufacturing split gate flash memory |
| US6228775B1 (en) | 1998-02-24 | 2001-05-08 | Micron Technology, Inc. | Plasma etching method using low ionization potential gas |
| US6566759B1 (en) * | 1999-08-23 | 2003-05-20 | International Business Machines Corporation | Self-aligned contact areas for sidewall image transfer formed conductors |
| US6406954B1 (en) * | 1999-09-02 | 2002-06-18 | Micron Technology, Inc. | Method for forming out-diffusing a dopant from the doped polysilicon into the N-type and P-type doped portion |
| US20060151845A1 (en) * | 2005-01-07 | 2006-07-13 | Shrinivas Govindarajan | Method to control interfacial properties for capacitors using a metal flash layer |
| US7316962B2 (en) * | 2005-01-07 | 2008-01-08 | Infineon Technologies Ag | High dielectric constant materials |
| US20060151822A1 (en) * | 2005-01-07 | 2006-07-13 | Shrinivas Govindarajan | DRAM with high K dielectric storage capacitor and method of making the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137635A (en) * | 1980-03-31 | 1981-10-27 | Toshiba Corp | Ion etching method |
| JPS5967635A (ja) * | 1982-07-06 | 1984-04-17 | テキサス・インスツルメンツ・インコ−ポレイテツド | シリコンの異方性エツチングの為のプラズマエツチング用化学組成 |
| JPS59161874A (ja) * | 1983-02-23 | 1984-09-12 | テキサス・インスツルメンツ・インコ−ポレイテツド | 浮遊ゲ−トメモリおよびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4211601A (en) * | 1978-07-31 | 1980-07-08 | Bell Telephone Laboratories, Incorporated | Device fabrication by plasma etching |
| US4444617A (en) * | 1983-01-06 | 1984-04-24 | Rockwell International Corporation | Reactive ion etching of molybdenum silicide and N+ polysilicon |
| US4528066A (en) * | 1984-07-06 | 1985-07-09 | Ibm Corporation | Selective anisotropic reactive ion etching process for polysilicide composite structures |
-
1985
- 1985-11-08 JP JP60250263A patent/JPS62111432A/ja active Pending
-
1986
- 1986-10-30 US US06/924,666 patent/US4744861A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137635A (en) * | 1980-03-31 | 1981-10-27 | Toshiba Corp | Ion etching method |
| JPS5967635A (ja) * | 1982-07-06 | 1984-04-17 | テキサス・インスツルメンツ・インコ−ポレイテツド | シリコンの異方性エツチングの為のプラズマエツチング用化学組成 |
| JPS59161874A (ja) * | 1983-02-23 | 1984-09-12 | テキサス・インスツルメンツ・インコ−ポレイテツド | 浮遊ゲ−トメモリおよびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5316616A (en) * | 1988-02-09 | 1994-05-31 | Fujitsu Limited | Dry etching with hydrogen bromide or bromine |
Also Published As
| Publication number | Publication date |
|---|---|
| US4744861A (en) | 1988-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62111432A (ja) | 半導体装置の製造方法 | |
| US5013398A (en) | Anisotropic etch method for a sandwich structure | |
| US6548385B1 (en) | Method for reducing pitch between conductive features, and structure formed using the method | |
| EP0284308B1 (en) | Materials and methods for etching tungsten polycides using silicides as a mask | |
| KR940000913B1 (ko) | 플라즈마 에칭에 관한 원상태 포토레지스트의 캡핑방법 | |
| JPH088233A (ja) | 半導体装置の製造方法及びこの方法に用いる処理液 | |
| JP3571784B2 (ja) | 半導体装置の配線形成方法 | |
| US6589880B2 (en) | Fine pattern formation method and semiconductor device or liquid crystal device manufacturing method employing this method | |
| JP4075228B2 (ja) | 半導体装置の製造方法 | |
| US5915198A (en) | Contact process using taper contact etching and polycide step | |
| JP2010087300A (ja) | 半導体装置の製造方法 | |
| JPH03154331A (ja) | 導電層形成方法 | |
| JPH07335634A (ja) | 半導体装置の製造方法 | |
| JP2907314B2 (ja) | 半導体装置の製造方法 | |
| JPH0671070B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH07226396A (ja) | パターン形成方法 | |
| JPH11135481A (ja) | エッチング方法 | |
| JPH01208842A (ja) | 半導体集積回路装置の製造方法 | |
| JPH06224161A (ja) | 半導体装置の製造方法 | |
| KR100281129B1 (ko) | 배선 형성 방법 | |
| KR19990086491A (ko) | 반도체장치의 다층막 식각방법 | |
| JPH08274078A (ja) | エッチング方法 | |
| JPH01187871A (ja) | 半導体装置の製造方法 | |
| JPH01187872A (ja) | 半導体装置の製造方法 | |
| JP3299783B2 (ja) | 半導体装置の製造方法 |