JP3093429B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3093429B2
JP3093429B2 JP04109383A JP10938392A JP3093429B2 JP 3093429 B2 JP3093429 B2 JP 3093429B2 JP 04109383 A JP04109383 A JP 04109383A JP 10938392 A JP10938392 A JP 10938392A JP 3093429 B2 JP3093429 B2 JP 3093429B2
Authority
JP
Japan
Prior art keywords
silicon oxide
oxide film
film
lower metal
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP04109383A
Other languages
English (en)
Other versions
JPH05308103A (ja
Inventor
三惠子 鈴木
哲哉 本間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP04109383A priority Critical patent/JP3093429B2/ja
Priority to US08/053,369 priority patent/US5607880A/en
Publication of JPH05308103A publication Critical patent/JPH05308103A/ja
Application granted granted Critical
Publication of JP3093429B2 publication Critical patent/JP3093429B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体集積回路における多層配線の形成方法
に関するものである。
【０００２】
【従来の技術】従来の多層配線の形成方法として、１９
８９ ＩＥＤＭ（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）ｐｐ．６６９
〜６７２の内容について、図３（ａ）および（ｂ）を参
照して説明する。
【０００３】はじめに図３（ａ）に示すように、拡散層
（図示せず）形成済みの半導体基板１上に、酸化シリコ
ン膜２を介して下層アルミニウム配線３を形成したのち
ＴＥＯＳ（テトラエトキシシラン）およびオゾン含有酸
素をソースガスとする常圧ＣＶＤ（化学気相成長）法に
より酸化シリコン膜５を堆積する。
【０００４】つぎに図３（ｂ）に示すように、レジスト
（図示せず）をマスクとして酸化シリコン膜５を選択エ
ッチングしてスルーホールを開口したのち、上層アルミ
ニウム配線８を形成する。
【０００５】
【発明が解決しようとする課題】従来、テトラエトキシ
シランおよびオゾン含有ガスをソースガスとする常圧Ｃ
ＶＤ法によって形成した酸化シリコン膜を層間絶縁膜と
している。図３（ｃ）に示すように、アルミニウム配線
３上に常圧ＣＶＤ法により堆積した酸化シリコン膜５の
表面は平坦である。一方、酸化膜２上に常圧ＣＶＤ法に
より堆積した酸化シリコン膜５の表面は凹凸が激しく、
気泡５ａを含んでいる。この現象はオゾンの流量が大き
いほど、酸化膜５の堆積膜厚を厚くするほど顕著に現わ
れてくる。
【０００６】プラズマＣＶＤ法により全面に酸化膜を堆
積してから、常圧ＣＶＤ法により酸化シリコン膜を堆積
しても、同様の表面状態になる。
【０００７】この酸化シリコン膜にスルーホールを開口
したとき、スルーホールの側壁に凹凸が生じて、図３
（ｄ）に示すように上層アルミニウム配線８に断線８ｂ
が生じることがある。さらにエッチング工程において、
酸化シリコン膜５表面の凹凸にアルミニウム残り８ａが
発生して、アルミニウム配線８がショートしてしまう。
【０００８】このように常圧ＣＶＤ法による酸化シリコ
ン膜を用いて多層配線を形成するのは困難である。この
酸化シリコン膜を用いた半導体集積回路の歩留や信頼性
は著しく低かった。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面上に形成された第１の絶
縁膜の上に下層金属配線を形成する工程と、前記第１の
絶縁膜および前記下層金属配線上にＣＶＤ法によって第
１の酸化シリコン膜を堆積する工程と、弗素化合物ガス
を用いたドライエッチングまたは弗素化合物のイオン注
入により前記第１の酸化シリコン膜の表面処理を行い膜
厚を０．５μｍ以下にする工程と、前記第１の酸化シリ
コン膜上に有機シリコン化合物およびオゾン含有酸素を
用いた常圧ＣＶＤ法により第２の酸化シリコン膜を堆積
する工程と、前記第２の酸化シリコン膜および前記第１
の酸化シリコン膜を選択エッチングして前記下層金属配
線に接続するスルーホールを開口する工程と、前記スル
ーホールを介して前記下層金属配線に接続する上層金属
配線を形成する工程とを含み、前記オゾンと有機シリコ
ン化合物との流量比が８：１以上であることを特徴とす
る。
【００１０】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照して説明する。
【００１１】はじめに図１（ａ）に示すように、拡散層
形成済みのシリコン基板１上に、ＣＶＤ法により厚さ
０．５μｍの酸化シリコン膜２を形成したのち、厚さ
０．７μｍの下層アルミニウム配線３を形成する。つぎ
にプラズマＣＶＤ法により厚さ０．３μｍの第１の酸化
シリコン膜４を堆積する。
【００１２】つぎに図１（ｂ）に示すように、ＣＨＦ3
の流量を２５ｓｃｃｍ、Ｏ2の流量を５ｓｃｃｍとし、
ＲＦｐｏｗｅｒを１２００Ｗ、圧力を５．０Ｐａとし
て、陰極結合方式（ｃａｔｈｏｄｅ ｃｏｕｐｌｅ ｍ
ｏｄｅ）のドライエッチングの装置で、第１の酸化シリ
コン膜４の表面を約０．１μｍエッチングする。
【００１３】つぎに図１（ｃ）に示すように、オゾンと
ＴＥＯＳの流量比を２０：１とする常圧ＣＶＤ法によ
り、厚さ１．０μｍの第２の酸化シリコン膜５を堆積す
る。
【００１４】つぎに図１（ｄ）に示すように、スルーホ
―ルを開口したのち上層アルミニウム配線８を形成す
る。
【００１５】さらに図１（ａ）〜（ｄ）の工程を繰り返
すことにより、３層以上の多層配線を形成することがで
きる。
【００１６】本実施例において、第１の酸化シリコン膜
４を堆積したのち、ＣＨＦ3およびＯ2を用いた陰極結合
方式のドライエッチング装置で、第１の酸化シリコン膜
４を表面をエッチングする。この表面処理により、その
上に堆積した第２の酸化シリコン膜５表面の下地依存性
がなくなって平坦になった。
【００１７】上層アルミニウム配線８を形成したあとの
エッチング残りは完全になくなったうえ、スルーホール
部の断線も解消した。
【００１８】本実施例において第１の酸化シリコン膜４
の表面を弗素化合物で処理する方法として、陰極結合方
式のドライエッチング装置を用いたが、より等方的なエ
ッチングが可能な陽極結合方式のドライエッチング装置
を用いても同様の効果を得ることができる。ドライエッ
チングの代わりに、ＡｓＦ3 （三弗化砒素）、ＡｓＦ5
（五弗化砒素）、ＢＦ3 （三弗化硼素）のうち１つ以上
をイオン注入しても同様の効果を得ることができる。
【００１９】表面処理に用いたＣＨＦ3およびＯ2の代り
に、ＣＦ4 、Ｃ2 Ｆ6 、ＳＦ6 、ＣＣｌ2 Ｆ2などの弗
素化合物ガスのうち、１つ以上を用いても同様の効果を
得ることができる。
【００２０】またＯ2の流量は、全ガス流量の１／５と
したが、全ガス流量の０ないし１／４の流量の範囲であ
れば良い。
【００２１】ドライエッチング用の有機シリコン化合物
としてテトラエトキシシランを用いがたが、その代りに
Ｒをアルキル基としてＳｉＨ（Ｒ）3（トリアルキルシ
ラン）、ＳｉＨ（ＯＲ）3（トリアルコキシシラン）、
Ｓｉ（Ｒ）4（テトラアルキルシラン）、Ｓｉ（ＯＲ）4
（テトラアルコキシシラン）、（ＯＳｉ（Ｒ）3）2（ヘ
キサアルキルジシラザン）、（ＯＳｉ（ＯＲ）3）2（ヘ
キサアルコキシジシラザン）、（ＯＳｉ（Ｒ）2）3（ヘ
キサアルキルシクロトリシロキサン）、（ＯＳｉ（Ｏ
Ｒ）2）3（ヘキサアルコキシシクロトリシロキサン）、
（ＯＳｉ（Ｒ）2）4（オクタアルキルシクロテトラシロ
キサン）、（ＯＳｉ（ＯＲ）2）4（オクタアルコキシシ
クロテトラシロキサン）のうち１つ以上を用いても同様
の効果を得ることができる。
【００２２】下層配線および上層配線としてアルミニウ
ム配線を用いたが、その代りにアルミニウム合金（アル
ミニウム−シリコン−銅など）、チタン合金（窒化チタ
ン、チタン−タングステンなど）、金属シリサイド、
金、ポリシリコンのうち１つ以上からなる金属配線を用
いても同様の効果を得ることができる。
【００２３】第１の酸化シリコン膜の厚さは０．３μｍ
としたが、０．２〜０．５μｍの範囲内であれば良い。
【００２４】第２の酸化シリコン膜の厚さは１．０μｍ
としたが、０．５〜１．５μｍの範囲内であれば良い。
【００２５】常圧ＣＶＤ法においてオゾンとテトラエト
キシシランとの流量比を２０：１としたが、流量比は
８：１以上であれば良く、また加圧ＣＶＤ法や減圧ＣＶ
Ｄ法でも良い。
【００２６】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｄ）を参照して説明する。
【００２７】はじめに図２（ａ）に示すように、拡散層
形成済みのシリコン基板１上に、ＣＶＤ法により厚さ
０．５μｍの酸化シリコン膜２を形成したのち、厚さ
０．７μｍの下層アルミニウム配線３を形成する。つぎ
にプラズマＣＶＤ法により厚さ０．４μｍの第１の酸化
シリコン膜４を堆積する。
【００２８】つぎに図２（ｂ）に示すように、ＣＨＦ3
の流量を２５ｓｃｃｍ、Ｏ2の流量を５ｓｃｃｍとし、
ＲＦｐｏｗｅｒを１２００Ｗ、圧力を５．０Ｐａとし
て、陽極結合方式（ａｎｏｄｅ ｃｏｕｐｌｅ ｍｏｄ
ｅ）のドライエッチングの装置で、第１の酸化シリコン
膜４を表面を約０．１μｍエッチングする。
【００２９】つぎに図２（ｃ）に示すように、オゾンと
ＴＥＯＳの流量比を２０：１とする常圧ＣＶＤ法によ
り、厚さ１．０μｍの第２の酸化シリコン膜５を堆積す
る。つぎに主成分が化学式ＣＨ3−Ｓｉ（ＯＨ）3で表わ
される有機シリカ溶液を３０００ｒｐｍで回転塗布した
のち、３００℃の窒素雰囲気で１時間熱処理して、厚さ
０．５μｍの有機シリカ膜６を形成する。
【００３０】つぎに図２（ｄ）に示すように、第２の酸
化シリコン膜５と有機シリカ膜６との選択比が１：２と
なるドライエッチングにより、有機シリカ膜６が完全に
なくなり下層アルミニウム配線３上の第２の酸化シリコ
ン膜５の厚さが０．４μｍになるまでエッチバックを行
なう。つぎにプラズマＣＶＤ法により厚さ０．３μｍの
第３の酸化シリコン膜７を堆積する。つぎにスルーホー
ルを開口したのち、上層アルミニウム配線８を形成す
る。
【００３１】さらに図２（ａ）〜（ｄ）の工程を繰り返
すことにより、３層以上の多層配線を形成することがで
きる。
【００３２】本実施例では有機シリカ膜６を形成したの
ち、完全にエッチバックすることにより、さらに平坦性
が優れた層間絶縁膜を形成することができた。
【００３３】第３の酸化シリコン膜６の厚さは０．３μ
ｍとしたが、０．２〜０．５μｍの範囲であれば良い。
【００３４】第１の酸化シリコン膜４の表面処理するた
めに、０．１μｍだけドライエッチングしたが、下層ア
ルミニウム配線３上の第１の酸化シリコン膜４が完全に
なくなるまでエッチングして、側壁のみに第１の酸化シ
リコン膜４を残しても同様の効果を得ることができる。
【００３５】また有機シリカ膜６としてＳＯＧ膜を用い
たが、その代りにレジスト膜またはポリイミド系樹脂膜
を用いても同様の結果を得ることができる。
【００３６】
【発明の効果】下層金属配線が形成された半導体基板表
面にプラズマＣＶＤ法により酸化シリコン膜を堆積した
のち、弗素化合物ガスプラズマ処理を行なうか、弗素化
合物をイオン注入して酸化シリコン膜の表面処理を行な
う。つぎに有機シリコン化合物およびオゾン含有酸素を
用いた常圧ＣＶＤ法で酸化シリコン膜を堆積する。その
結果、下地に関係なく気泡がない平坦な、常圧ＣＶＤ酸
化シリコン膜を形成することができる。
【００３７】上層金属配線のエッチング残りが生じるこ
となく、スルーホールでの断線のない多層配線を形成す
ることができる。半導体集積回路の歩留や信頼性が著し
く向上した。
【図面の簡単な説明】
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
【図３】（ａ）および（ｂ）は従来の多層配線の形成方
法を示す断面図である。（ｃ）および（ｄ）は従来の多
層配線の問題点を示す断面図である。
【符号の説明】
１ シリコン基板 ２ 酸化シリコン膜 ３ 下層アルミニウム配線 ４ 第１の酸化シリコン膜 ５ 第２の酸化シリコン膜 ５ａ 気泡 ６ 有機シリカ膜 ７ 第３の酸化シリコン膜 ８ 上層アルミニウム配線 ８ａ アルミニウム残り ８ｂ 断線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−3932（ＪＰ，Ａ) 特開 平３−278435（ＪＰ，Ａ) 特開 平２−58836（ＪＰ，Ａ) 特開 昭63−293948（ＪＰ，Ａ) 特開 平５−259298（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主面上に形成された第１
    の絶縁膜の上に下層金属配線を形成する工程と、前記第
    １の絶縁膜および前記下層金属配線上にＣＶＤ法によっ
    て第１の酸化シリコン膜を堆積する工程と、弗素化合物
    ガスを用いたドライエッチングまたは弗素化合物のイオ
    ン注入により前記第１の酸化シリコン膜の表面処理を行
    い膜厚を０．５μｍ以下にする工程と、前記第１の酸化
    シリコン膜上に有機シリコン化合物およびオゾン含有酸
    素を用いた常圧ＣＶＤ法により第２の酸化シリコン膜を
    堆積する工程と、前記第２の酸化シリコン膜および前記
    第１の酸化シリコン膜を選択エッチングして前記下層金
    属配線に接続するスルーホールを開口する工程と、前記
    スルーホールを介して前記下層金属配線に接続する上層
    金属配線を形成する工程とを含み、前記オゾンと有機シ
    リコン化合物との流量比が８：１以上であることを特徴
    とする半導体装置の製造方法。
  2. 【請求項２】 前記第２のシリコン酸化膜上に回転塗布
    および熱処理により有機シリカ膜を形成する工程と、エ
    ッチバックにより前記有機シリカ膜を完全に除去する工
    程と、プラズマＣＶＤ法により第３の酸化シリコン膜を
    形成することを特徴とする請求項１記載の半導体装置の
    製造方法。
  3. 【請求項３】 前記有機シリカ膜に代えてＳＯＧ膜、レ
    ジスト膜、ポリイミド膜のうち１つ以上を用いる請求項
    ２記載の半導体装置の製造方法。
JP04109383A 1992-04-28 1992-04-28 半導体装置の製造方法 Expired - Fee Related JP3093429B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP04109383A JP3093429B2 (ja) 1992-04-28 1992-04-28 半導体装置の製造方法
US08/053,369 US5607880A (en) 1992-04-28 1993-04-28 Method of fabricating multilevel interconnections in a semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04109383A JP3093429B2 (ja) 1992-04-28 1992-04-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH05308103A JPH05308103A (ja) 1993-11-19
JP3093429B2 true JP3093429B2 (ja) 2000-10-03

Family

ID=14508853

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04109383A Expired - Fee Related JP3093429B2 (ja) 1992-04-28 1992-04-28 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US5607880A (ja)
JP (1) JP3093429B2 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5427824A (en) * 1986-09-09 1995-06-27 Semiconductor Energy Laboratory Co., Ltd. CVD apparatus
KR910003742B1 (ko) * 1986-09-09 1991-06-10 세미콘덕터 에너지 라보라터리 캄파니 리미티드 Cvd장치
JPH07153840A (ja) * 1993-11-30 1995-06-16 Nec Corp 半導体装置およびその製造方法
JP2757767B2 (ja) * 1994-03-30 1998-05-25 日本電気株式会社 半導体装置の製造方法
US6825132B1 (en) 1996-02-29 2004-11-30 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device including an insulation film on a conductive layer
US5674783A (en) * 1996-04-01 1997-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving the chemical-mechanical polish (CMP) uniformity of insulator layers
KR100230392B1 (ko) * 1996-12-05 1999-11-15 윤종용 반도체 소자의 콘택 플러그 형성방법
JPH1027792A (ja) * 1996-07-11 1998-01-27 Miyazaki Oki Electric Co Ltd 半導体装置の製造方法
KR100383498B1 (ko) 1996-08-30 2003-08-19 산요 덴키 가부시키가이샤 반도체 장치 제조방법
US6288438B1 (en) * 1996-09-06 2001-09-11 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
JP3264196B2 (ja) * 1996-12-02 2002-03-11 ヤマハ株式会社 絶縁膜平坦化法
JP3015767B2 (ja) * 1996-12-25 2000-03-06 三洋電機株式会社 半導体装置の製造方法及び半導体装置
US5930677A (en) * 1997-04-21 1999-07-27 Chartered Semiconductor Manufacturing, Ltd Method for reducing microloading in an etchback of spin-on-glass or polymer
US6048803A (en) * 1997-08-19 2000-04-11 Advanced Microdevices, Inc. Method of fabricating a semiconductor device having fluorine bearing oxide between conductive lines
US6690084B1 (en) 1997-09-26 2004-02-10 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
JP2975934B2 (ja) 1997-09-26 1999-11-10 三洋電機株式会社 半導体装置の製造方法及び半導体装置
TW386295B (en) * 1997-11-15 2000-04-01 Mosel Vitelic Inc Method for forming vias in inter metal dielectric containing spin on glass layer
EP0954017A3 (en) * 1998-04-16 2000-08-09 STMicroelectronics, Inc. A semiconductor structure having an improved pre-metal dielectric stack
US6794283B2 (en) 1998-05-29 2004-09-21 Sanyo Electric Co., Ltd. Semiconductor device and fabrication method thereof
JP3877109B2 (ja) 1998-12-02 2007-02-07 富士通株式会社 半導体装置およびその製造方法
US6491042B1 (en) * 1998-12-07 2002-12-10 Taiwan Semiconductor Manufacturing Company Post etching treatment process for high density oxide etcher
US6117798A (en) * 1998-12-16 2000-09-12 United Microelectronics Corp. Method of spin-on-glass planarization
US6294483B1 (en) 2000-05-09 2001-09-25 Taiwan Semiconductor Manufacturing Company Method for preventing delamination of APCVD BPSG films
US6489254B1 (en) 2000-08-29 2002-12-03 Atmel Corporation Method of forming pre-metal dielectric film on a semiconductor substrate including first layer of undoped oxide of high ozone:TEOS volume ratio and second layer of low ozone doped BPSG
US6917110B2 (en) * 2001-12-07 2005-07-12 Sanyo Electric Co., Ltd. Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
KR100987840B1 (ko) * 2007-04-25 2010-10-13 주식회사 엘지화학 박막 트랜지스터 및 이의 제조방법
CN108346572B (zh) * 2018-02-09 2020-06-30 信利（惠州）智能显示有限公司 氧化硅膜和氮化硅膜的表面处理方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60138940A (ja) * 1983-12-27 1985-07-23 Toshiba Corp 半導体装置の製造方法
JPS62111432A (ja) * 1985-11-08 1987-05-22 Fujitsu Ltd 半導体装置の製造方法
JPS62293740A (ja) * 1986-06-13 1987-12-21 Fujitsu Ltd 半導体装置の製造方法
US4920072A (en) * 1988-10-31 1990-04-24 Texas Instruments Incorporated Method of forming metal interconnects
US5244841A (en) * 1988-11-10 1993-09-14 Applied Materials, Inc. Method for planarizing an integrated circuit structure using low melting inorganic material and flowing while depositing
ATE115770T1 (de) * 1989-09-08 1994-12-15 Siemens Ag Verfahren zur globalen planarisierung von oberflächen für integrierte halbleiterschaltungen.
US5250468A (en) * 1990-02-05 1993-10-05 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device including interlaying insulating film
US5288664A (en) * 1990-07-11 1994-02-22 Fujitsu Ltd. Method of forming wiring of semiconductor device
JP3128811B2 (ja) * 1990-08-07 2001-01-29 セイコーエプソン株式会社 半導体装置の製造方法
JP2640174B2 (ja) * 1990-10-30 1997-08-13 三菱電機株式会社 半導体装置およびその製造方法
JP2660359B2 (ja) * 1991-01-30 1997-10-08 三菱電機株式会社 半導体装置
JPH04296030A (ja) * 1991-03-26 1992-10-20 Nec Corp 半導体装置の製造方法
JPH05235184A (ja) * 1992-02-26 1993-09-10 Nec Corp 半導体装置の多層配線構造体の製造方法
US5344797A (en) * 1992-10-30 1994-09-06 At&T Bell Laboratories Method of forming interlevel dielectric for integrated circuits

Also Published As

Publication number Publication date
JPH05308103A (ja) 1993-11-19
US5607880A (en) 1997-03-04

Similar Documents

Publication Publication Date Title
JP3093429B2 (ja) 半導体装置の製造方法
US5888309A (en) Lateral etch inhibited multiple for forming a via through a microelectronics layer susceptible to etching within a fluorine containing plasma followed by an oxygen containing plasma
US7480990B2 (en) Method of making conductor contacts having enhanced reliability
US6815823B2 (en) Copper metal structure for the reduction of intra-metal capacitance
US5970376A (en) Post via etch plasma treatment method for forming with attenuated lateral etching a residue free via through a silsesquioxane spin-on-glass (SOG) dielectric layer
US6348407B1 (en) Method to improve adhesion of organic dielectrics in dual damascene interconnects
JP3330554B2 (ja) エッチング方法
US6168726B1 (en) Etching an oxidized organo-silane film
US6287961B1 (en) Dual damascene patterned conductor layer formation method without etch stop layer
US6294476B1 (en) Plasma surface treatment method for forming patterned TEOS based silicon oxide layer with reliable via and interconnection formed therethrough
US20050106888A1 (en) Method of in-situ damage removal - post O2 dry process
US6790784B2 (en) Plasma treatment of low dielectric constant dielectric material to form structures useful in formation of metal interconnects and/or filled vias for intergrated circuit structure
JPH10223900A (ja) 半導体装置及び半導体装置の製造方法
EP1186009B1 (en) Method for removal of sic
JPH10223760A (ja) アルミニウム相互接続のプラズマ処理による空気ギャップ形成の方法
KR100380890B1 (ko) 반도체 장치 및 그 제조방법
KR100626928B1 (ko) 자기 정합 콘택 식각용 실리사이드 게이트 스택을 형성하는 방법
US6693042B1 (en) Method for etching a dielectric layer formed upon a barrier layer
TWI235455B (en) Method for manufacturing semiconductor device
JP4108310B2 (ja) シリコン含有絶縁膜を有する半導体装置の製造方法
US6812113B1 (en) Process for achieving intermetallic and/or intrametallic air isolation in an integrated circuit, and integrated circuit obtained
US6847085B2 (en) High aspect ratio contact surfaces having reduced contaminants
JPH10116904A (ja) 半導体装置の製造方法
US20050099078A1 (en) Method for removal of SiC
JP3543504B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees