JP3015767B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

Info

Publication number
JP3015767B2
JP3015767B2 JP9327974A JP32797497A JP3015767B2 JP 3015767 B2 JP3015767 B2 JP 3015767B2 JP 9327974 A JP9327974 A JP 9327974A JP 32797497 A JP32797497 A JP 32797497A JP 3015767 B2 JP3015767 B2 JP 3015767B2
Authority
JP
Japan
Prior art keywords
film
insulating film
wiring
semiconductor device
sog
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP9327974A
Other languages
English (en)
Other versions
JPH10242278A (ja
Inventor
裕之 渡辺
秀樹 水原
公英 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP9327974A priority Critical patent/JP3015767B2/ja
Priority to US08/997,049 priority patent/US6071807A/en
Priority to KR1019970073318A priority patent/KR100339677B1/ko
Publication of JPH10242278A publication Critical patent/JPH10242278A/ja
Application granted granted Critical
Publication of JP3015767B2 publication Critical patent/JP3015767B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に係り、詳しくは、デバイス上に絶
縁膜を形成する技術に関する。
【０００２】
【従来の技術】近年、半導体集積回路の更なる高集積化
を実現するために、配線の微細化、多層化を進めること
が要求されている。配線を多層化するには、各配線間に
層間絶縁膜を設けるが、その層間絶縁膜の表面が平坦で
ないと、層間絶縁膜の上部に形成された配線に段差が生
じて断線などの故障が引き起こされる。
【０００３】従って、層間絶縁膜の表面（すなわち、デ
バイスの表面）は可能な限り平坦化されていなければな
らない。このように、デバイスの表面を平坦化する技術
は、平坦化技術と呼ばれ、配線の微細化、多層化に伴っ
てますます重要になっている。平坦化技術において、よ
く用いられる層間絶縁膜としてＳＯＧ膜があり、特に層
間絶縁膜材料のフロー特性を利用した平坦化技術におい
て盛んな検討がなされている。
【０００４】ＳＯＧとは、シリコン化合物を有機溶剤に
溶解した溶液及びその溶液から形成される二酸化シリコ
ンを主成分とする膜の総称である。ＳＯＧ膜を形成する
には、まず、シリコン化合物を有機溶剤に溶解した溶液
を基板上に滴下して基板を回転させる。すると、その溶
液の被膜は、配線によって形成される基板上の段差に対
して、その凹部には厚く、凸部には薄く、段差を緩和す
るように形成される。その結果、その溶液の被膜の表面
は平坦化される。
【０００５】次に熱処理が施されると、有機溶剤が蒸発
すると共に重合反応が進行して、表面が平坦なＳＯＧ膜
が形成される。ＳＯＧ膜には、一般式（１）で表される
ように、シリコン化合物中に有機成分を含まない無機Ｓ
ＯＧ膜と、一般式（２）で表されるように、シリコン化
合物中に有機成分を含む有機ＳＯＧ膜とがある。
【０００６】［ＳｉＯ2］n ・・・（１） ［ＲXＳｉＯY］n ・・・（２） （ｎ，Ｘ，Ｙ：整数、Ｒ：アルキル基又はアリール基） 無機ＳＯＧ膜は、水分及び水酸基を多量に含んでいる上
に、ＣＶＤ(ChemicalVapor Deposition）法によって形
成されたシリコン酸化膜に比べて脆弱であり、膜厚を
０．５μｍ以上にすると熱処理時にクラックが発生しや
すいという欠点がある。
【０００７】一方、有機ＳＯＧ膜は、熱処理におけるク
ラックの発生が抑制され、膜厚を０．５〜１μｍ程度に
することができる。従って、有機ＳＯＧ膜を用いれば、
膜厚の大きな層間絶縁膜を得ることができ、基板上の大
きな段差に対しても十分な平坦化が可能になる。このよ
うに、無機ＳＯＧ膜や有機ＳＯＧ膜は、非常に優れた平
坦性を有するが、上述したように無機ＳＯＧ膜は、水分
及び水酸基を多量に含んでいるために、金属配線などに
悪影響を与え、電気的特性の劣化、腐食などの問題が生
じる恐れがある。
【０００８】また、無機ＳＯＧ膜に比べれば少ないもの
の、有機ＳＯＧ膜にも水分及び水酸基が含まれているた
め、同様の問題を有する。そこで、通常は、ＳＯＧ膜を
層間絶縁膜に採用する場合において、水分及び水酸基を
比較的遮断する性質に加えて絶縁性及び機械的強度が高
い性質を持つ、例えばプラズマＣＶＤ法によって形成さ
れたシリコン酸化膜などの絶縁膜をＳＯＧ膜と金属配線
との間に介在させることが行われている（例えば、特開
平５−２２６３３４号公報（Ｈ０１Ｌ２１／３２０５）
参照）。
【０００９】
【発明が解決しようとする課題】従来例のようにプラズ
マＣＶＤ法によって形成されたシリコン酸化膜などの絶
縁膜をＳＯＧ膜と金属配線との間に介在させると以下の
通りの不具合が生じる。ａ）シリコン酸化膜など絶縁膜
を金属配線の上に形成する必要上、下地金属配線のパタ
ーンの間隔を狭めることに制約を受け、素子の微細化の
妨げとなる。
【００１０】ｂ）プラズマＣＶＤ法によって形成された
シリコン酸化膜は、有機ＳＯＧ膜に比べて誘電率が高い
ので、配線間容量が大きくなって、信号遅延の原因とな
る。本発明は、半導体装置の製造方法及び半導体装置に
関し、斯かる問題点を解消することをその目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法にあっては、基板上に形成された配線の上に接触
するように、第１の絶縁膜を形成し、少なくとも配線に
達する条件下で第１の絶縁膜に不純物を導入する。この
第１の絶縁膜への不純物の導入により、膜が改質され
て、膜に含まれる水分や水酸基が減少し且つ膜が吸水し
にくくなる。これにより、第１の絶縁膜の絶縁特性を改
善することができる。
【００１２】この場合、第１の絶縁膜は、有機ＳＯＧ膜
などの炭素を１％以上含有するシリコン酸化膜、又は無
機ＳＯＧ膜を含むのが好ましい。このように、第１の絶
縁膜として平坦性に優れたＳＯＧ膜を用いる場合には、
そのＳＯＧ膜の絶縁特性が改善されるので、そのＳＯＧ
膜を下地の配線上に直接形成することができる。また、
第１の絶縁膜に、その下の配線に達する条件下で不純物
を注入することにより、第１の絶縁膜と下地の配線との
密着強度も向上させることができる。また更に、第１の
絶縁膜として、ＳＯＧ膜などのカバレッジに優れ且つ誘
電率の低いものを用いれば、第１の絶縁膜としてプラズ
マＣＶＤ法によって形成した絶縁膜を用いる場合に比べ
て、下地の配線パターンの間隔を狭めることができ、且
つ配線間容量も小さくすることができる。その結果、素
子の微細化にも適すると共に信号遅延などの問題の生じ
ない絶縁膜を提供することができる。
【００１３】また、本発明の半導体装置の製造方法にあ
っては、配線を、基板上に形成された第２の絶縁膜の上
にパターニング形成する工程を更に備え、第１の絶縁膜
を配線が存在しない領域で第２の絶縁膜に接触させると
共に、第１の絶縁膜に対する不純物の導入を、第１の絶
縁膜と第２の絶縁膜との界面にも達する条件で行っても
よい。
【００１４】このようにすれば、上記した第１の絶縁膜
と配線との密着強度の向上に加えて、第１の絶縁膜と第
２の絶縁膜との密着強度も向上させることができる。ま
た、この場合、第２の絶縁膜を実質的に不純物がドープ
されない膜を含むようにしてもよい。具体的には、第２
の絶縁膜は、好ましくは、ホウ素及びリンのうちの少な
くともいずれかがドープされた膜以外の膜である。この
ようにすれば、第２の絶縁膜上にＳＯＧ膜などからなる
第１の絶縁膜を形成する場合、第１の絶縁膜が第２の絶
縁膜によってはじかれて、第１の絶縁膜が均一で平坦に
形成されにくいという不都合を有効に防止することがで
きる。
【００１５】また、本発明の半導体装置の製造方法にお
いて、不純物はイオン注入法を用いて導入してもよい。
また、この不純物は、ホウ素及びアルゴンの少なくとも
いずれかであるのが好ましい。特に、ホウ素イオンは、
比較的質量が小さいために、同じ注入エネルギーで注入
した場合、質量の重いイオン種に比べてより厚く（深
く）注入することができ、絶縁膜の改質効果が非常に優
れている。
【００１６】また、本発明の半導体装置にあっては、基
板上に形成された配線と、前記配線の上に接触するよう
に形成された第１の絶縁膜とを備え、前記第１の絶縁膜
と前記配線とには不純物が導入されており、前記第１の
絶縁膜と前記配線との界面において前記不純物のプロフ
ァイルが連続している。このように、配線と第１の絶縁
膜との界面において前記不純物のプロファイルが連続し
ていることによって、配線と第１の絶縁膜との密着強度
を著しく向上させることができる。
【００１７】この場合、第１の絶縁膜は、有機ＳＯＧ膜
などの炭素を１％以上含有するシリコン酸化膜、又は無
機ＳＯＧ膜を含むのが好ましい。このように、第１の絶
縁膜として平坦性に優れたＳＯＧ膜を用いる場合には、
そのＳＯＧ膜の絶縁特性が改善されているので、そのＳ
ＯＧ膜が下地の配線上に直接形成されていても問題はな
く、下地の配線パターンの間隔を狭めることができ、且
つ配線間容量も小さくすることができる。その結果、素
子の微細化にも適すると共に信号遅延などの問題の生じ
ない絶縁膜を提供することができる。
【００１８】また、本発明の半導体装置は、前記配線
が、基板上に形成された第２の絶縁膜の上にパターニン
グ形成されていると共に、第１の絶縁膜が、配線が存在
しない領域で第２の絶縁膜と接触しており、更に、第２
の絶縁膜が、実質的に不純物がドープされていない膜を
含んでいる。具体的には、第２の絶縁膜は、好ましく
は、ホウ素及びリンのうちの少なくともいずれかがドー
プされた膜以外膜である。このようにすれば、第２の絶
縁膜上にＳＯＧ膜などからなる第１の絶縁膜を形成する
場合、第１の絶縁膜が第２の絶縁膜によってはじかれ
て、第１の絶縁膜が均一で平坦に形成されにくいという
不都合を有効に防止することができる。
【００１９】尚、本発明の半導体装置の製造方法及び半
導体装置にあっては、配線は、ポリシリコンや金属配線
を含んでいてもよい。更に、金属配線は、チタン膜であ
ることが好ましい。更に金属配線は、主配線の上にチタ
ン膜を形成した積層構造を有することが好ましい。更に
金属配線は、主配線、その上のチタン膜及びその上の窒
化チタン膜からなる積層構造を有することが好ましい。
【００２０】
【発明の実施の形態】
（第１実施形態）本発明を具体化した実施形態の製造方
法を図１〜図６に従って説明する。工程１（図１参
照）：（１００）ｐ型（又はｎ型）単結晶シリコン基板
１の上にゲート酸化膜２（膜厚：１０ｎｍ）及びゲート
電極３（膜厚：２００ｎｍ）を形成する。そして、ゲー
ト酸化膜２及びゲート電極３をマスクとするイオン注入
法を用いて基板１にｎ型（又はｐ型）不純物をドープす
ることにより、ソース・ドレイン領域４を自己整合的に
形成してＭＯＳトランジスタを完成する。
【００２１】更に、デバイスの全面にシリコン酸化膜５
を形成した後、ソース・ドレイン領域４上のシリコン酸
化膜５にコンタクトホール６を形成する。ここで、シリ
コン酸化膜５は、プラズマＣＶＤ法により形成する。反
応ガスとしては、モノシランと亜酸化窒素（ＳｉＨ4＋
Ｎ2Ｏ）、モノシランと酸素（ＳｉＨ4＋Ｏ2）、ＴＥＯ
Ｓ（Tetra-ethoxy-silane）と酸素（ＴＥＯＳ＋Ｏ2）な
どを用い、成膜温度は３００〜９００℃である。
【００２２】また、シリコン酸化膜５は、プラズマＣＶ
Ｄ法以外の方法（常圧ＣＶＤ法、減圧ＣＶＤ法、ＥＣＲ
プラズマＣＶＤ法、光励起ＣＶＤ法、ＴＥＯＳ−ＣＶＤ
法、ＰＶＤ法など）によって形成してもよい。例えば、
常圧ＣＶＤ法で用いられるガスはモノシランと酸素（Ｓ
ｉＨ4＋Ｏ2）であり、成膜温度は４００℃以下である。
また、減圧ＣＶＤ法で用いられるガスはモノシランと亜
酸化窒素（ＳｉＨ4＋Ｎ2Ｏ）であり、成膜温度は９００
℃以下である。
【００２３】そして、特に、本実施形態にあっては、こ
の時点で形成するシリコン酸化膜５として、ＢＰＳＧ(b
oro-phospho silicate glass)、ＢＳＧ(boro-silicate
glass)、ＰＳＧ(phospho-silicate glass)など、膜中に
Ｂ（ホウ素）やＰ（リン）などの不純物を積極的にドー
プした絶縁膜を使用しない。これは、シリコン酸化膜５
がＢＰＳＧなどの不純物を積極的に含有する膜である
と、後述するように、このシリコン酸化膜５の上に有機
ＳＯＧ膜を形成した時に、シリコン酸化膜５が有機ＳＯ
Ｇ膜をはじいて、均一で平坦な膜が形成されにくいとい
う問題が発生するからである。
【００２４】その後、スパッタ法を用いてコンタクトホ
ール６内を含むデバイスの全面に金属配線膜を堆積し、
その金属配線膜が所望のパターンになるように異方性エ
ッチングを行って、ソース・ドレイン電極（ソース・ド
レイン配線）７を形成する。ここで、前記ソース・ドレ
イン電極７の構造及び製造プロセスを図２及び図３に基
づいて説明する。
【００２５】ソース・ドレイン電極７は、アルミ合金膜
の下にいわゆるバリアメタルとしてのＴｉＮ／Ｔｉ積層
膜を、アルミ合金膜の上に反射防止膜（キャップメタ
ル）としてのＴｉＮ／Ｔｉ積層膜を有する。すなわち、
図２に示すように、マグネトロンスパッタ法を用いて、
Ｔｉ膜７ａ（膜厚５０ｎｍ）、ＴｉＮ膜７ｂ（膜厚１０
０ｎｍ）、アルミ合金膜（Ａｌ−Ｓｉ（１％）−Ｃｕ
（０．５％））７ｃ（膜厚６００ｎｍ）、Ｔｉ膜７ｄ
（膜厚２０ｎｍ）、ＴｉＮ膜７ｅ（膜厚１００ｎｍ）を
この順に積層形成する。
【００２６】そして、図３に示すように、これらの積層
膜を異方性エッチングにより所望のパターンに加工し、
ソース・ドレイン電極７を形成する。尚、図２及び図３
では、図１におけるゲート酸化膜２、ゲート電極３、ソ
ース・ドレイン領域４、シリコン酸化膜５及びコンタク
トホール６は省略している。工程２（図４参照）：ソー
ス・ドレイン電極７及びシリコン酸化膜５の上に有機Ｓ
ＯＧ膜８を形成する。有機ＳＯＧ膜８の組成は［ＣＨ3
Ｓｉ（ＯＨ）3］で、その膜厚は６００ｎｍである。
【００２７】その形成方法は、まず、前記組成のシリコ
ン化合物のアルコール系溶液（例えば、ＩＰＡ＋アセト
ン）を基板１の上に滴下して基板を回転速度：２３００
rpmで２０秒間回転させ、この溶液の被膜を基板１の上
に形成する。このとき、そのアルコール系溶液の被膜
は、基板１の上の段差に対して、その凹部には厚く、そ
の凸部には薄く、段差を緩和するように形成される。そ
の結果、アルコール系溶液の被膜の表面は平坦化され
る。
【００２８】次に、窒素雰囲気中において、１００℃で
１分間、２００℃で１分間、３００℃で１分間、２２℃
で１分間、３００℃で３０分間、順次熱処理を施すと、
アルコール系が蒸発すると共に重合反応が進行して、表
面が平坦な膜厚３００ｎｍの有機ＳＯＧ膜が形成され
る。この被膜形成〜熱処理作業をもう１回繰り返すこと
により、膜厚６００ｎｍの有機ＳＯＧ膜８を得る。この
有機ＳＯＧ膜８は、炭素を１％以上含有するシリコン酸
化膜である。
【００２９】そして、イオン注入法を用いて、ホウ素イ
オン（Ｂ+）を加速エネルギー：１４０KeV、ドーズ量：
１×１０15atoms／cm2の条件で有機ＳＯＧ膜８にドープ
する。この条件で注入すると、ホウ素イオンは、有機Ｓ
ＯＧ膜８とＴｉＮ膜７ｅとの界面を含む少なくともＴｉ
膜７ｄにまで到達し、更には、有機ＳＯＧ膜８とシリコ
ン酸化膜５との界面にも到達する。。そして、有機ＳＯ
Ｇ膜８にホウ素イオンを導入することで、膜中の有機成
分を分解させると共に、膜中に含まれる水分及び水酸基
を減少させる。
【００３０】また、ＴｉＮ膜７ｅとの界面にホウ素イオ
ンが導入されることで、両者の密着強度が高くなり、更
には、シリコン酸化膜５との界面にホウ素イオンが導入
されることで、両者の密着強度が高くなる。その結果、
有機ＳＯＧ膜８は、有機成分が含まれず、水分及び水酸
基が僅かしか含まれなく且つ下地膜（ＴｉＮ膜７ｅ（ソ
ース・ドレイン電極７）及びシリコン酸化膜５）との密
着強度が高いＳＯＧ膜（以下、改質ＳＯＧ膜という）９
に変えられる。尚、この改質ＳＯＧ膜９も、炭素を１％
以上含有するシリコン酸化膜である。
【００３１】更に、Ｔｉ膜７ｄにホウ素イオンが導入さ
れることで、膜内にＴｉＢ2化合物相が形成され、配線
抵抗が低下する。表１は各種Ｔｉ系金属の比抵抗を測定
したものであり、ＴｉＢ2は他の金属に比べてきわめて
低い比抵抗を有することが分かる。
【００３２】
【表１】
【００３３】工程３（図５参照）：四フッ化炭素と水素
の混合ガス系をエッチングガスとして用いる異方性エッ
チングを行い、ソース・ドレイン領域４の上の改質ＳＯ
Ｇ膜９にビアホール１０を形成する。 工程４（図６参照）：不活性ガス（例えばＡｒ）を用い
たスパッタエッチングによって、ビアホール１０内をク
リーニングした後、マグネトロンスパッタ法を用いて、
前記ビアホール１０内及び改質ＳＯＧ膜９の上に、Ａｌ
合金膜（Ａｌ−Ｓｉ（１％）−Ｃｕ（０．５％））（膜
厚５００ｎｍ）、Ｔｉ膜（膜厚５０ｎｍ）及びＴｉＮ膜
（膜厚２０ｎｍ）を順次下から形成する。
【００３４】そして、通常のリソグラフィ技術、ドライ
エッチング技術（ＲＩＥ法等）により、レジスト（図示
略）塗布、露光、エッチング作業を経て、アルミ合金
膜、Ｔｉ膜及びＴｉＮ膜を所定形状にパターニングし
て、上層金属配線１１を形成する。このように本実施形
態にあっては、有機ＳＯＧ膜８にイオンを注入する際
に、前述したようにＴｉＮ膜７ｅ（ソース・ドレイン電
極７）との界面及びシリコン酸化膜５との界面にホウ素
イオンを導入するので、改質ＳＯＧ膜９がソース・ドレ
イン電極７及びシリコン酸化膜５から剥がれにくくなっ
ている。
【００３５】表２は、ソース・ドレイン電極７の上に有
機ＳＯＧ膜８又は改質ＳＯＧ膜９を形成したテストデバ
イス（１）を用いて、ＳＯＧ膜とソース・ドレイン電極
７との密着強度を引っ張り強度試験装置を用いて評価し
た結果を示している。この場合、有機ＳＯＧ膜８は６０
０ｎｍの膜厚で形成した。尚、改質ＳＯＧ膜９の膜厚
は、イオン中により収縮するため、約４５０ｎｍとな
る。
【００３６】
【表２】
【００３７】このように、ＳＯＧ膜として改質ＳＯＧ膜
を用いたものは、下地ソース・ドレイン電極７との密着
強度が高くなって、膜剥がれが起こらないことが分か
る。また、表３は、ソース・ドレイン電極７として、シ
リコン膜（ポリシリコン膜）を用いた場合の、ソース・
ドレイン電極７と有機ＳＯＧ膜８又は改質ＳＯＧ膜９と
の密着強度を引っ張り強度試験装置を用いて評価した結
果を示している。この場合も、有機ＳＯＧ膜８及び改質
ＳＯＧ膜９の膜厚は、表２の場合と同様である。
【００３８】
【表３】
【００３９】このように、ＳＯＧ膜として改質ＳＯＧ膜
を用いたものは、シリコン膜を用いて形成された場合の
ソース・ドレイン電極７との密着強度が高くなって、膜
剥がれが起こらないことが分かるまた、表４は、プラズ
マＣＶＤ法で形成したシリコン酸化膜の上にＳＯＧ膜
（膜厚６００ｎｍ）を形成したテストデバイス（２）を
用いて、ＳＯＧ膜とシリコン酸化膜との密着強度を引っ
張り強度試験装置を用いて評価した結果を示している。
【００４０】
【表４】
【００４１】尚、表４中、低圧酸素プラズマ処理とは有
機ＳＯＧ膜を酸素プラズマに晒したものである。改質Ｓ
ＯＧ膜は本実施形態と同様の条件で形成している。この
ように、ＳＯＧ膜として改質ＳＯＧ膜を用いたものは、
下地シリコン酸化膜との密着強度が高くなって、膜剥が
れが起こらないことが分かる。図７は、ＳＯＧ膜と下地
のソース・ドレイン電極７とにおけるホウ素（Ｂ）の不
純物プロファイルを示した図である。図７より、ＳＯＧ
膜におけるホウ素の不純物濃度分布とソース・ドレイン
電極含まれるＴｉＮ膜７ｅ、Ｔｉ膜７ｄ、アルミニウム
合金膜７ｃにおけるホウ素の不純物濃度とは連続してい
ることが分かる。これは、ＳＯＧ膜と下地のＴｉＮ膜７
ｅとの界面をホウ素が通過するように不純物をイオン注
入することによって、ＳＯＧ膜とＴｉＮ膜７ｅとの密着
強度を向上させることができる。
【００４２】また、改質ＳＯＧ膜９は、ビアホール１０
を形成するためのエッチングを、四フッ化炭素と水素の
混合ガス系の雰囲気中で行うことができる。そのため、
このエッチングにおいて、エッチングマスクとしてフォ
トレジストを用いた場合でも、そのフォトレジストが侵
されることはなく、そのフォトレジストでマスクされて
いる改質ＳＯＧ膜９がエッチングされることもない。従
って、微細なビアホール１０を正確に形成することがで
きる。
【００４３】また、改質ＳＯＧ膜９のエッチングレート
はプラズマＣＶＤ法で形成したシリコン酸化膜と同程度
になる上に、エッチングマスクとして用いたフォトレジ
ストを除去する際のアッシング処理時に改質ＳＯＧ膜９
が収縮することはない。そのため、改質ＳＯＧ膜９にク
ラックが生じることはなく、ビアホール１０を形成する
際にリセスが発生することはない。従って、ビアホール
１０内に上部金属配線１１を十分に埋め込むことが可能
になる。
【００４４】また、改質ＳＯＧ膜９は、酸素プラズマ耐
性にも優れている。図８は酸素プラズマ耐性の指標とし
て、改質ＳＯＧ膜９の膜厚減少に着目して評価すべく、
有機ＳＯＧ膜８にアルゴンイオンを注入して形成した改
質ＳＯＧ膜９を酸素プラズマに晒したときの膜厚変化に
ついて示したものである。尚、イオン注入の条件は、加
速エネルギー：１４０KeV、ドーズ量：１×１０15atoms
/cm2である。
【００４５】有機ＳＯＧ膜８を酸素プラズマに晒した場
合(O2 PLASMA)、当初の有機ＳＯＧ膜８(UNTREATED)の膜
厚に比べて、膜厚が１６％減少したのに対し、改質ＳＯ
Ｇ膜９を酸素プラズマに晒した場合(O2 PLASMA AFTER A
r+ IMPLA.)、当初の改質ＳＯＧ膜９(Ar+ IMPLA.)の膜厚
に比べて、膜厚がほとんど減少しないことが分かった。
但し、改質ＳＯＧ膜９の膜厚は有機ＳＯＧ膜８の膜厚に
比べて２５％減少している。
【００４６】以上の結果から、改質ＳＯＧ膜９は、酸素
プラズマ耐性の優れた膜であることが分かった。また、
酸素プラズマに晒した場合よりも、イオン注入した場合
の方が膜厚減少が大きいことから、イオン注入した方が
膜の密度が大きいと考えられる。このように、改質ＳＯ
Ｇ膜９は、酸素プラズマ耐性に優れているから、例え
ば、ビアホール１０を形成するためのエッチングガスと
して、酸素系のガスをも含有させることができ、ガス種
選択の幅が広がる上に、エッチングマスクとして用いた
フォトレジストをアッシングする際にもアッシング効率
の良い酸素系のガスを用いることができる。
【００４７】図９は有機ＳＯＧ膜８(未処理：UNIMPLANT
ED)及び改質ＳＯＧ膜９(イオン注入処理：Ar+-IMPLANTE
D)のそれぞれに窒素雰囲気で３０分間の熱処理を施し、
ＴＤＳ法(Thermal Desorption Spectroscopy)を用いて
評価した結果を示している。尚、イオン注入条件は、加
速エネルギー：１４０KeV、ドーズ量：１×１０15atoms
/cm2である。
【００４８】この図は、Ｈ2Ｏ（ｍ／ｅ＝１８）に関す
る脱離量を表したものであり、図から明らかなように、
改質ＳＯＧ膜９はＨ2Ｏ（ｍ／ｅ＝１８）に関する脱離
が少ないことが分かる。このことは、有機ＳＯＧ膜８に
イオン注入を行って、改質ＳＯＧ膜９とすることによ
り、有機ＳＯＧ膜８に含まれる水分及び水酸基が減少す
ることを示している。
【００４９】図１０は有機ＳＯＧ膜８及び改質ＳＯＧ膜
９の吸湿性を調べる目的で、有機ＳＯＧ膜８(UNTREATE
D)、有機ＳＯＧ膜８を酸素プラズマに晒したもの(O2 PL
ASMA)及び改質ＳＯＧ膜９(Ar+)をクリーンルーム内で大
気中に放置し、膜中の水分を評価した結果を示してい
る。膜中の水分量は、ＦＴ−ＩＲ法(Fourier Transform
Infrared Spectroscopy)を用いて、赤外吸収スペクトル
のＯ−Ｈ基に関する吸収（３５００cm-1付近）の面積強
度を指標とした。イオン注入条件は、加速エネルギー：
１４０KeV、ドーズ量：１×１０15atoms/cm2である。
【００５０】酸素プラズマに晒した場合、処理前後での
水分増加だけでなく、１日後でも水分が増加しているこ
とが分かる。一方、改質ＳＯＧ膜９は、イオン注入後に
増加していないだけでなく、クリーンルーム内で大気に
放置しても、有機ＳＯＧ膜８に比べて水分の増加は小さ
い。即ち、改質ＳＯＧ膜９は、有機ＳＯＧ膜８に比べて
吸湿性が低いことが分かる。
【００５１】図１１は改質ＳＯＧ膜９及び有機ＳＯＧ膜
８の水分の透過性を調べる目的で、プレッシャー・クッ
カー試験（ＰＣＴ）（加湿試験のことで、本実施形態で
は、条件として、１２０℃、２気圧の飽和水蒸気雰囲気
で行った）した結果を示している。ＦＴ−ＩＲ法を用い
て、有機ＳＯＧ膜８中のＯ−Ｈに関する吸収ピーク（３
５００cm-1付近）の面積強度を求め、ＰＣＴ時間との関
係をプロットした。
【００５２】イオン注入法を用いて表面だけを改質した
試料（Ａｒ+２０KeV）を作製し、膜全体を改質したもの
（Ａｒ+１４０KeV）や改質しなかったもの（有機ＳＯＧ
膜６：UNTREATED）と比較した結果、以下のことが分か
った。 （１）改質していない有機ＳＯＧ膜８をＰＣＴした場
合、３５００cm-1付近（Ｏ−Ｈ基に関する）の吸収強度
が劇的な増加を示す。
【００５３】（２）改質ＳＯＧ膜９では、３５００cm-1
付近（Ｏ−Ｈ基に関する）の吸収強度の増加は小さい。
膜表面だけを改質した試料でも、膜全体を改質したもの
と同程度である。以上の結果から、イオンを注入するこ
とで、水分の透過性を抑制する層を形成できることが分
かる。
【００５４】以上、本実施形態にあっては、有機ＳＯＧ
膜８にイオン注入によって、ソース・ドレイン電極７及
びシリコン酸化膜５にまで達する条件で不純物を導入す
ることにより、有機ＳＯＧ膜８が改質ＳＯＧ膜９となっ
て、膜に含まれる水分や水酸基が減少し且つ膜が吸水し
にくくなり、更に加えて、改質ＳＯＧ膜９に接するソー
ス・ドレイン電極７及びシリコン酸化膜５との密着強度
が高まり、信頼性の高い層間絶縁膜を得ることができ
る。
【００５５】更に、本実施形態にあっては、上記の作用
効果に加えて、Ｔｉ膜７ｄにイオン注入によって、不純
物（ホウ素：Ｂ）を含有させることにより、配線抵抗が
低下するので、Ｔｉ膜７ｄ自身の膜厚を薄くすることが
でき、総じてソース・ドレイン電極７の膜厚を薄くする
ことができる。しかも、コンタクト抵抗及びエレクトロ
マイグレーション耐性は、イオン注入されないＴｉ膜と
同等の特性を維持することができる。
【００５６】従って、半導体デバイスの微細化・高集積
化を実現することができるだけでなく、配線の膜厚が薄
いぶん配線間の寄生容量が小さくなって、素子動作の高
速化にも寄与することができる。次に、本実施形態にお
ける効果を更に裏付けるデータを図１２〜図１６に示
す。
【００５７】図１２は有機ＳＯＧ膜にイオン（Ｂ又はＡ
ｒ）を注入したときの膜の密度の増加率(ΔDENSITY)と
イオン注入による全堆積エネルギー(DEPOSITED ENERGY)
との関係を示したものであり、膜の密度の増加率は、全
堆積エネルギーの増加に伴って比例的に増加し、全堆積
エネルギーが１×１０4eV/nm3以上になると飽和するこ
とが分かる。また、この関係は、加速エネルギーやイオ
ン種が異なってもほとんど変化しない。
【００５８】図１３は有機ＳＯＧ膜に各種イオン（Ｂ、
Ａｓ、Ａｒ又はＦ）を注入したときの膜中のC-H基の分
解量(ΔC-H)とイオン注入による全堆積エネルギーのう
ち、イオン化過程（電子阻止能に関する）によって堆積
されたエネルギー(DEPOSITED ENERGY FOR IONIZATION)
との関係を示したものであり、C-H基の分解量は、堆積
エネルギーの増加に伴って比例的に増加し、堆積エネル
ギーが１×１０3eV/nm3以上になると飽和することが分
かる。また、この関係は、イオン種が異なってもほとん
ど変化しない。
【００５９】図１４は有機ＳＯＧ膜にホウ素イオンを注
入したときの測定点の累積度数(LN(-LN(1-P))と膜の硬
度(DYNAMIC HARDNESS)との関係を示したものであり、イ
オン注入しないもの(UNIMPLANTED SOG：図中点線)に比
べて、イオン注入したもの(IMPLANTED SOG：図中実線)
は、プラズマＣＶＤ法で形成したシリコン酸化膜(PETEO
S：図中一点鎖線)と同程度まで硬度が高くなることが分
かる。
【００６０】図１５は有機ＳＯＧ膜にホウ素イオンを注
入したときの誘電率(DIELECTRIC CONSTANT)とドーズ量
(DOSE)との関係を示したものであり、有機ＳＯＧ膜とし
て、上記実施形態で用いたもの(TYPE B：図中点線)と組
成が［ＣＨ3ＳｉＯ3/4］であるもの(TYPE A：図中実線)
とを用いた。この図より、TYPE Aの方が誘電率を低く制
御できることが分かる。
【００６１】図１６は本実施形態のように有機ＳＯＧ膜
を通してＴｉ膜にホウ素イオンを注入したときのＴｉ膜
のエレクトロマイグレーション耐性を判断するための指
標として、Ｔｉ膜の累積不良率(CUMULATIVE FAILURE)と
断線に至るまでの時間(FAILURE TIME)との関係を示した
ものであり、イオン注入しないもの(UNIMPLANTED)と同
程度の特性を維持できることが分かる。
【００６２】本発明は、上記実施形態に限定されるもの
ではなく、以下のように実施しても同様の作用効果を得
ることができる。 １）有機ＳＯＧ膜８に代えて、ポリイミドやシロキサン
編成されたポリイミドなどを用いる。 ２）ソース・ドレイン電極７、配線１１のＡｌ合金膜
を、アルミ以外の導電材料（銅、金、銀、シリサイド、
高融点金属、ドープドポリシリコン、窒化チタン（Ｔｉ
Ｎ）、タングステンチタン（ＴｉＷ）などの合金）及び
それらの積層構造で形成する。
【００６３】３）改質ＳＯＧ膜９に熱処理を施す。この
場合、改質ＳＯＧ膜９中のダングリングボンドが少なく
なるため。吸湿性が更に小さくなり、水分の透過も更に
少なくなる。 ４）有機ＳＯＧ膜８の組成を一般式（２）で表されるも
のに置き代える。 ５）有機ＳＯＧ膜８の組成を一般式（１）で表される無
機ＳＯＧ膜に置き代え、その無機ＳＯＧ膜にイオン注入
を行う。この場合には、無機ＳＯＧ膜に含まれる水分及
び水酸基を減少させることができる。
【００６４】６）改質ＳＯＧ膜９をパッシベーション膜
としても使用する。この場合、デバイスを機械的・化学
的に確実に保護することが可能な優れたパッシベーショ
ン膜を得ることができる。 ７）上記実施形態では、有機ＳＯＧ膜８に注入するイオ
ンとしてホウ素（ボロン）イオンを用いたが、結果とし
て有機ＳＯＧ膜８を改質するものであればどのようなイ
オンを用いてもよい。
【００６５】具体的には、アルゴンイオン、ホウ素イオ
ン、窒素イオンなどの質量の比較的小さいイオンが適し
ており、中でもホウ素イオンがもっとも適しているが、
これら以外にも以下に示すイオンも十分に効果が期待で
きる。アルゴン以外の不活性ガスイオン（ヘリウムイオ
ン、ネオンイオン、クリプトンイオン、キセノンイオ
ン、ラドンイオン）。不活性ガスは有機ＳＯＧ膜８と反
応しないため、イオン注入によって悪影響が生じる恐れ
が全くない。
【００６６】ホウ素及び窒素以外のIII b,IV b,Ｖ b,VI
b,VII bの各族の元素単体イオン及びそれらの化合物イ
オン。特に、酸素、アルミ、イオウ、塩素、ガリウム、
ゲルマニウム、ヒ素、セレン、臭素、アンチモン、ヨウ
素、インジウム、スズ、テルル、鉛、ビスマスの元素単
体イオン及びそれらの化合物イオン。この中で、金属元
素イオンについては、イオン注入後の有機ＳＯＧ膜８の
誘電率を低く抑えることができる。
【００６７】IVa族,Ｖa族の元素単体イオン及びそれら
の化合物イオン。特に、チタン、バナジウム、ニオブ、
ハフニウム、タンタルの元素単体イオン及びそれらの化
合物イオン。IVa族,Ｖa族の元素の酸化物は誘電率が高
いため、イオン注入後の有機ＳＯＧ膜８の誘電率も高く
なるが、特に低い誘電率の層間絶縁膜が要求される場合
以外には実用上問題ない。
【００６８】各イオンを複数種類組み合わせて用いる。
この場合、各イオンの相乗作用により更に優れた効果を
得ることができる。 ８）上記実施形態では、有機ＳＯＧ膜８にイオンを注入
しているが、イオンに限らず、原子、分子、粒子であれ
ばよい（本発明ではこれらを総称して不純物とする）。
【００６９】９）スパッタリングの方法として、マグネ
トロンスパッタリング以外に、ダイオードスパッタリン
グ、高周波スパッタリング、四極スパッタリング等のよ
うなものであってもよい。 １０）スパッタエッチングの方法として、不活性ガスを
用いる以外に、反応性ガス（例えばＣＣｌ4、ＳＦ6）を
用いた反応性イオンビームエッチング（ＲＩＢＥ、反応
性イオンミリングとも呼ばれる）を用いてもよい。
【００７０】１１）改質ＳＯＧ膜９の上に、プラズマＣ
ＶＤ法を用いて、シリコン酸化膜を形成する。 １２）単結晶シリコン基板（半導体基板）に代えて、導
電性基板やガラス等の絶縁性基板を用いる。
【００７１】
【発明の効果】本発明にあっては、信頼性に優れ且つ微
細化に適した半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
【図２】本発明を具体化した実施形態に係るソース・ド
レイン電極の製造過程を示す概略断面図である。
【図３】本発明を具体化した実施形態に係るソース・ド
レイン電極の製造過程を示す概略断面図である。
【図４】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
【図５】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
【図６】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
【図７】本発明の実施形態を説明するための特性図であ
る。
【図８】本発明の実施形態を説明するための特性図であ
る。
【図９】本発明の実施形態を説明するための特性図であ
る。
【図１０】本発明の実施形態を説明するための特性図で
ある。
【図１１】本発明の実施形態を説明するための特性図で
ある。
【図１２】本発明の実施形態を説明するための特性図で
ある。
【図１３】本発明の実施形態を説明するための特性図で
ある。
【図１４】本発明の実施形態を説明するための特性図で
ある。
【図１５】本発明の実施形態を説明するための特性図で
ある。
【図１６】本発明の実施形態を説明するための特性図で
ある。
【符号の説明】
１ シリコン基板 ５ シリコン酸化膜（第２の絶縁膜） ７ ソース・ドレイン電極（配線） ７ｄ Ｔｉ膜 ７ｅ ＴｉＮ膜 ８ 有機ＳＯＧ膜（第１の絶縁膜） ９ 改質ＳＯＧ膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−60242（ＪＰ，Ａ) 特開 平１−199456（ＪＰ，Ａ) 特開 平３−101130（ＪＰ，Ａ) 米国特許5429990（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/31 - 21/3213 H01L 21/768

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上に形成され、チタン膜を含む配線
    の上に接触するように、ＳＯＧ膜からなる第１の絶縁膜
    を形成する工程と、 少なくとも前記チタン膜に達する条件下で前記第１の絶
    縁膜にホウ素を導入する工程と、を含むことを特徴とし
    た半導体装置の製造方法。
  2. 【請求項２】 前記配線を、前記基板上に形成された第
    ２の絶縁膜の上にパターニング形成する工程を更に備
    え、前記第１の絶縁膜を前記配線が存在しない領域で前
    記第２の絶縁膜に接触させると共に、前記第１の絶縁膜
    に対する不純物の導入を、前記第１の絶縁膜と第２の絶
    縁膜との界面にも達する条件で行うことを特徴とした請
    求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記配線が、主配線の上にチタン膜を形
    成した積層構造を有することを特徴とした請求項１又は
    ２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記配線が、主配線の上にチタン膜及び
    窒化チタン膜を順次形成した積層構造を有することを特
    徴とした請求項１又は２に記載の半導体装置の製造方
    法。
  5. 【請求項５】 前記第１の絶縁膜が、有機ＳＯＧ膜を含
    むことを特徴とした請求項１乃至４のいずれか１項に記
    載の半導体装置の製造方法。
  6. 【請求項６】 前記第１の絶縁膜が、無機ＳＯＧ膜を含
    むことを特徴とした請求項１乃至４のいずれか１項に記
    載の半導体装置の製造方法。
  7. 【請求項７】 前記第２の絶縁膜が、実質的に不純物が
    ドープされていない膜を含むことを特徴とした請求項２
    乃至６のいずれか１項に記載の半導体装置の製造方法。
  8. 【請求項８】 前記第２の絶縁膜が、ホウ素及びリンの
    少なくともいずれかがドープされた膜以外の膜を含むこ
    とを特徴とした請求項２乃至６のいずれか１項に記載の
    半導体装置の製造方法。
  9. 【請求項９】 前記不純物を導入する工程を、イオン注
    入法により行うことを特徴とした請求項１乃至８のいず
    れか１項に記載の半導体装置の製造方法。
  10. 【請求項１０】 基板上に形成され、チタン膜を含む配
    線と、前記配線の上に接触するように形成されたＳＯＧ
    膜からなる第１の絶縁膜とを備え、前記第１の絶縁膜と
    前記チタン膜とにはホウ素が導入されており、前記第１
    の絶縁膜と前記配線との界面において前記不純物のプロ
    ファイルが連続していることを特徴とした半導体装置。
  11. 【請求項１１】 前記配線が、主配線の上にチタン膜を
    形成した積層構造を有することを特徴とした請求項１０
    に記載の半導体装置。
  12. 【請求項１２】 前記配線が、主配線、その上のチタン
    膜及びその上の窒化チタン膜からなる積層構造を有する
    ことを特徴とした請求項１０に記載の半導体装置。
  13. 【請求項１３】 前記第１の絶縁膜が、有機ＳＯＧ膜を
    含むことを特徴とした請求項１０乃至１２のいずれか１
    項に記載の半導体装置。
  14. 【請求項１４】 前記第１の絶縁膜が、無機ＳＯＧ膜を
    含むことを特徴とした請求項１０乃至１２のいずれか１
    項に記載の半導体装置。
  15. 【請求項１５】 前記配線は、前記基板上に形成された
    第２の絶縁膜の上にパターニング形成されていると共
    に、前記第１の絶縁膜が、前記配線が存在しない領域で
    前記第２の絶縁膜と接触しており、更に、前記第２の絶
    縁膜が、実質的に不純物がドープされていない膜を含む
    ことを特徴とした請求項１０に記載の半導体装置。
  16. 【請求項１６】 前記第２の絶縁膜が、ホウ素及びリン
    の少なくともいずれかがドープされた膜以外の膜を含む
    ことを特徴とした請求項１５に記載の半導体装置。
JP9327974A 1996-12-25 1997-11-28 半導体装置の製造方法及び半導体装置 Expired - Fee Related JP3015767B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP9327974A JP3015767B2 (ja) 1996-12-25 1997-11-28 半導体装置の製造方法及び半導体装置
US08/997,049 US6071807A (en) 1996-12-25 1997-12-23 Fabrication method of semiconductor device including insulation film with decomposed organic content
KR1019970073318A KR100339677B1 (ko) 1996-12-25 1997-12-24 반도체장치의제조방법및반도체장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP8-345585 1996-12-25
JP34558596 1996-12-25
JP9327974A JP3015767B2 (ja) 1996-12-25 1997-11-28 半導体装置の製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
JPH10242278A JPH10242278A (ja) 1998-09-11
JP3015767B2 true JP3015767B2 (ja) 2000-03-06

Family

ID=26572720

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9327974A Expired - Fee Related JP3015767B2 (ja) 1996-12-25 1997-11-28 半導体装置の製造方法及び半導体装置

Country Status (3)

Country Link
US (1) US6071807A (ja)
JP (1) JP3015767B2 (ja)
KR (1) KR100339677B1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6326318B1 (en) * 1995-09-14 2001-12-04 Sanyo Electric Co., Ltd. Process for producing semiconductor devices including an insulating layer with an impurity
US6825132B1 (en) 1996-02-29 2004-11-30 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device including an insulation film on a conductive layer
KR100383498B1 (ko) 1996-08-30 2003-08-19 산요 덴키 가부시키가이샤 반도체 장치 제조방법
US6288438B1 (en) * 1996-09-06 2001-09-11 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
US6690084B1 (en) 1997-09-26 2004-02-10 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
JP2975934B2 (ja) 1997-09-26 1999-11-10 三洋電機株式会社 半導体装置の製造方法及び半導体装置
JP3469771B2 (ja) * 1998-03-24 2003-11-25 富士通株式会社 半導体装置およびその製造方法
US6794283B2 (en) * 1998-05-29 2004-09-21 Sanyo Electric Co., Ltd. Semiconductor device and fabrication method thereof
US6407009B1 (en) * 1998-11-12 2002-06-18 Advanced Micro Devices, Inc. Methods of manufacture of uniform spin-on films
US6462371B1 (en) 1998-11-24 2002-10-08 Micron Technology Inc. Films doped with carbon for use in integrated circuit technology
JP3204316B2 (ja) 1998-12-28 2001-09-04 日本電気株式会社 半導体装置の製造方法
JP2001044191A (ja) * 1999-07-27 2001-02-16 Sony Corp 積層絶縁膜とその製造方法および半導体装置とその製造方法
JP2001189381A (ja) * 1999-12-27 2001-07-10 Sanyo Electric Co Ltd 半導体装置の製造方法
US6399478B2 (en) * 2000-02-22 2002-06-04 Sanyo Electric Co., Ltd. Method of making a dual damascene structure with modified insulation
US6506673B2 (en) * 2001-06-11 2003-01-14 Agere Systems Guardian Corp. Method of forming a reverse gate structure with a spin on glass process
US6917110B2 (en) * 2001-12-07 2005-07-12 Sanyo Electric Co., Ltd. Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer
US6992004B1 (en) * 2002-07-31 2006-01-31 Advanced Micro Devices, Inc. Implanted barrier layer to improve line reliability and method of forming same
KR100503951B1 (ko) * 2003-04-30 2005-07-26 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7446054B2 (en) 2003-10-28 2008-11-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2010045161A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置およびその製造方法
KR101960075B1 (ko) * 2012-09-19 2019-03-20 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
US10115830B2 (en) * 2014-07-29 2018-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5831519A (ja) * 1981-08-18 1983-02-24 Toshiba Corp 半導体装置の製造方法
JPS5917243A (ja) * 1982-07-21 1984-01-28 Hitachi Ltd 半導体装置の製造方法
US4775550A (en) * 1986-06-03 1988-10-04 Intel Corporation Surface planarization method for VLSI technology
US4676867A (en) * 1986-06-06 1987-06-30 Rockwell International Corporation Planarization process for double metal MOS using spin-on glass as a sacrificial layer
US4843034A (en) * 1987-06-12 1989-06-27 Massachusetts Institute Of Technology Fabrication of interlayer conductive paths in integrated circuits
JPH01307247A (ja) * 1988-06-03 1989-12-12 Fuji Xerox Co Ltd 半導体装置の製造方法
US5270259A (en) * 1988-06-21 1993-12-14 Hitachi, Ltd. Method for fabricating an insulating film from a silicone resin using O.sub.
JPH02101532A (ja) * 1988-10-11 1990-04-13 Nec Corp システムパラメータの変更方式
KR910008980B1 (ko) * 1988-12-20 1991-10-26 현대전자산업 주식회사 자외선을 이용한 s.o.g 박막 경화 방법
JPH02235358A (ja) * 1989-03-08 1990-09-18 Mitsubishi Electric Corp 多層配線の接続方法
US4885262A (en) * 1989-03-08 1989-12-05 Intel Corporation Chemical modification of spin-on glass for improved performance in IC fabrication
JP2839579B2 (ja) * 1989-10-02 1998-12-16 株式会社東芝 半導体装置及びその製造方法
US5003062A (en) * 1990-04-19 1991-03-26 Taiwan Semiconductor Manufacturing Co. Semiconductor planarization process for submicron devices
US5106787A (en) * 1990-11-19 1992-04-21 Taiwan Semiconductor Manufacturing Co. Method for high vacuum controlled ramping curing furnace for SOG planarization
US5186745A (en) * 1991-02-04 1993-02-16 Motorola, Inc. Teos based spin-on-glass and processes for making and using the same
JP2533414B2 (ja) * 1991-04-09 1996-09-11 三菱電機株式会社 半導体集積回路装置の配線接続構造およびその製造方法
KR950002948B1 (ko) * 1991-10-10 1995-03-28 삼성전자 주식회사 반도체 장치의 금속층간 절연막 형성방법
US5192697A (en) * 1992-01-27 1993-03-09 Chartered Semiconductor Manufacturing Pte Ltd. SOG curing by ion implantation
JPH05226334A (ja) * 1992-02-13 1993-09-03 Mitsubishi Electric Corp 半導体装置，およびその製造方法
JPH05243402A (ja) * 1992-03-03 1993-09-21 Nec Corp 半導体装置の製造方法
JP2875093B2 (ja) * 1992-03-17 1999-03-24 三菱電機株式会社 半導体装置
JP3093429B2 (ja) * 1992-04-28 2000-10-03 日本電気株式会社 半導体装置の製造方法
JPH07193024A (ja) * 1993-12-27 1995-07-28 Nec Corp 半導体装置およびその製造方法
US5429990A (en) * 1994-04-08 1995-07-04 United Microelectronics Corporation Spin-on-glass planarization process with ion implantation
JPH08241891A (ja) * 1994-06-13 1996-09-17 Ind Technol Res Inst 基板上のスピン−オン−ガラス層の改良方法
US5753975A (en) * 1994-09-01 1998-05-19 Kabushiki Kaisha Toshiba Semiconductor device with improved adhesion between titanium-based metal wiring layer and insulation film
US5496776A (en) * 1995-04-27 1996-03-05 United Microelectronics Corporation Spin-on-glass planarization process with ion implantation
KR100208442B1 (ko) * 1995-06-24 1999-07-15 김영환 반도체 소자의 비아홀 형성방법
US5549786A (en) * 1995-08-29 1996-08-27 Advanced Micro Devices, Inc. Highly selective, highly uniform plasma etch process for spin-on glass
KR100255659B1 (ko) * 1996-03-30 2000-05-01 윤종용 반도체 장치의 sog층 처리 방법
US5855962A (en) * 1997-01-09 1999-01-05 International Business Machines Corporation Flowable spin-on insulator
JPH10209147A (ja) * 1997-01-21 1998-08-07 Nec Corp 半導体装置の製造方法
JPH10303295A (ja) * 1997-04-22 1998-11-13 Mitsubishi Electric Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPH10242278A (ja) 1998-09-11
US6071807A (en) 2000-06-06
KR19980064602A (ko) 1998-10-07
KR100339677B1 (ko) 2002-07-18

Similar Documents

Publication Publication Date Title
JP3015767B2 (ja) 半導体装置の製造方法及び半導体装置
US5970376A (en) Post via etch plasma treatment method for forming with attenuated lateral etching a residue free via through a silsesquioxane spin-on-glass (SOG) dielectric layer
JP3015717B2 (ja) 半導体装置の製造方法および半導体装置
JP2975934B2 (ja) 半導体装置の製造方法及び半導体装置
JP3015752B2 (ja) 半導体装置の製造方法
KR19980025015A (ko) 반도체장치 및 반도체장치의 제조방법
JP3015763B2 (ja) 半導体装置の製造方法
US6399478B2 (en) Method of making a dual damascene structure with modified insulation
JP3015738B2 (ja) 半導体装置の製造方法
US6177343B1 (en) Process for producing semiconductor devices including an insulating layer with an impurity
JP3015765B2 (ja) 半導体装置の製造方法及び半導体装置
US6288438B1 (en) Semiconductor device including insulation film and fabrication method thereof
JP2001313338A (ja) 半導体装置の製造方法
US6690084B1 (en) Semiconductor device including insulation film and fabrication method thereof
US6617240B2 (en) Method of fabricating semiconductor device
JP3545250B2 (ja) 半導体装置の製造方法
US6326318B1 (en) Process for producing semiconductor devices including an insulating layer with an impurity
JP3322651B2 (ja) 半導体装置の製造方法
JP2002170881A (ja) 半導体装置及びその製造方法
JP3015750B2 (ja) 半導体装置の製造方法
JPH11330239A (ja) 半導体装置及び半導体装置の製造方法
JPH10107141A (ja) 半導体装置の製造方法
JP2000323572A (ja) 半導体装置及び半導体装置の製造方法
JP3221397B2 (ja) 半導体装置の製造方法
JP2000349153A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees