JPH02235358A - 多層配線の接続方法 - Google Patents
多層配線の接続方法Info
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- JPH02235358A JPH02235358A JP5664289A JP5664289A JPH02235358A JP H02235358 A JPH02235358 A JP H02235358A JP 5664289 A JP5664289 A JP 5664289A JP 5664289 A JP5664289 A JP 5664289A JP H02235358 A JPH02235358 A JP H02235358A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置を構成する多層配線の
接続方法に関する． 〔従来の技術〕 従来から、半導体集積回路装置においては多層配線を形
成するとともに、これらの配線同士を必要に応じて互い
に接続することが行われている．そして、このような多
層配線の接続方法にかかる第１従来例としては、第４図
で示す半導体集積回路装１の要部断面図のように、第ｌ
配ｉｔが形成された基板２上に絶縁膜３を積層して形成
したうえ、この絶縁膜３の第１配＆ｊＩｌ上に位置する
所定領域をウェットエッチングで除去することによって
配線接続用のスルーホール４を窓明け形成したのち、絶
縁膜３上に第２配線５を形成し、この第２配＆９ｌ５と
第１配線ｌとを互いにスルーホール４を介して接続する
方法が採用されている．なお、絶縁膜３のウェットエッ
チングを行う前段には、絶縁膜３の全面を覆うフォトレ
ジスト層（図示していない）を形成したのち、このフォ
トレジスト層をパターニングする写真製版といわれる工
程があることはいうまでもない． また、このような接続方法の第２従来例としては、第５
図で示すように、絶縁膜３上にＳＯＧ膜６を塗布・焼成
によって形成したうえ、ドライエッチングによって絶縁
膜３およびＳＯＧ膜６の所定領域を除去してスルーホー
ル４を形成する方法が採用されている．さらにまた、多
層配線の接続方法にかかる第３従来例としては、第６図
で示すように、第２従来例と同様のＳＯＧ膜６を形成し
たのち、このＳＯＧ膜６と絶縁膜３とをウェットエッチ
ングで除去することによってスルーホール４を形成する
方法も採用されている．なお、第２従来例におけるＳＯ
Ｇ膜６の形成およびドライエッチングを除く他の手順お
よび第３従来例におけるＳＯＧ膜６の形成を除く他の手
順は、上述した第１従来例と同様である． 〔発明が解決しようとする課題〕 ところで、前記多層配線の接続方法にかかる第ｌ従来例
においては、ウエットエッチングによってスルーホール
４の側面が第１ ６！ｗＡｌ側へいくほど狭まる適度な
テーパ面として形成されるので、このスルーホール４内
で第２配＆ｉｌ５がくびれることはなく、十分な膜厚で
形成することができるという利点がある．しかし、その
反面、絶縁膜３上に第２配線５を直接的に形成するため
、この第２配線５の所定個所、すなわち、第１配線ｌの
側面と基板２の表面とが互いに接する角部に沿って形成
された絶縁膜３の屈曲個所７に対応する第２配線５の所
定個所に、膜厚の薄いくびれ部８が形成されてしまうこ
とになる結果、このくびれ部８でエレクトロマイグレー
シッンなどによる断線不良が発生し易くなってしまうと
いう欠点があった．また、前記第２従来例では、絶縁膜
３の屈曲個所７がＳＯＧ膜６によって埋められるので、
第１従来例のような第２配線５のくびれ部８が形・成さ
れなくなるという利点がある反面、ドライエッチングに
よって形成されたスルーホール４の側面がほぼ垂直とな
る結果、第２配＆ｊｌ５におけるスルーホール４の側面
に沿う所定部分９の膜厚が薄くなり、この所定部分９に
おける断線不良が発生し昌くなってしまう．さらにまた
、前記第３従来例においては、ＳＯＧＩＩ６のエッチン
グレートが絶縁膜３よりも大きいので、スルーホール４
が形成される以前にＳＯＧｌｌ６のサイドエッチングが
進行してしまうことになる．そのため、第６図から明ら
かなように、絶縁膜３の屈曲個所７を埋めるぺきＳＯＧ
膜６までもが除去されてしまうことになる結果、第１従
来例と同様の不都合が生じてしまう．さらにまた、これ
らの不都合を解消するために、ウェットエッチングとド
ライエッチングとを併用する方法も考えられているが、
制御性などに種々の難点があるため、実用化には至って
いない．この発明は、このような現状に鑑みて創案され
たものであって、ｗＡ縁膜上に第２配線を直接的に形成
したり、ドライエッチングでスルーホールを形成したり
することに起因し゜て第２配線に膜厚の薄い個所が形成
されることを防止することが容易にでき、これに伴う断
線不良を招く恐れのない多層配線の接続方法を提供する
ことを目的としている． （Ｌｌｌｆｉを解決するための手段〕 この発明にかかる多層配線の接続方法は、第１配線が形
成された基板上に絶縁膜を形成したのち、この絶縁膜上
にＳＯＧ膜を形成する工程と、絶縁膜およびＳＯＧＩＩ
Ｋにリンを除く添加不純物をイオン注入してダメージ頷
域を形成する工程と、ＳｏＧ膜上にフォトレジスト層を
形成してバターニングしたのち、このフォトレジスト層
をマスクとして第１配線上に形成されたＳＯＧ膜および
絶縁膜の所定顛域をドライエッチングで除去することに
よってスルーホールを形成する工程と、フォトレジスト
層を除去したのち、第２配線を形成する工程とからなる
ものである．なお、前記イオン注入は絶Ｕ膜およびＳＯ
Ｇ膜内部の結合状態を破壊する、すなわち、ダメージを
与えるために行うものであり、このイオン注入における
添加不純物の注入量および注入加速エネルギーもしくは
注入加速エネルギーのみを調整することによって絶縁膜
およびＳＯＧ膜の膜厚方向に沿う表面側ほど破壊の程度
が大きくなるように制御される。
接続方法に関する． 〔従来の技術〕 従来から、半導体集積回路装置においては多層配線を形
成するとともに、これらの配線同士を必要に応じて互い
に接続することが行われている．そして、このような多
層配線の接続方法にかかる第１従来例としては、第４図
で示す半導体集積回路装１の要部断面図のように、第ｌ
配ｉｔが形成された基板２上に絶縁膜３を積層して形成
したうえ、この絶縁膜３の第１配＆ｊＩｌ上に位置する
所定領域をウェットエッチングで除去することによって
配線接続用のスルーホール４を窓明け形成したのち、絶
縁膜３上に第２配線５を形成し、この第２配＆９ｌ５と
第１配線ｌとを互いにスルーホール４を介して接続する
方法が採用されている．なお、絶縁膜３のウェットエッ
チングを行う前段には、絶縁膜３の全面を覆うフォトレ
ジスト層（図示していない）を形成したのち、このフォ
トレジスト層をパターニングする写真製版といわれる工
程があることはいうまでもない． また、このような接続方法の第２従来例としては、第５
図で示すように、絶縁膜３上にＳＯＧ膜６を塗布・焼成
によって形成したうえ、ドライエッチングによって絶縁
膜３およびＳＯＧ膜６の所定領域を除去してスルーホー
ル４を形成する方法が採用されている．さらにまた、多
層配線の接続方法にかかる第３従来例としては、第６図
で示すように、第２従来例と同様のＳＯＧ膜６を形成し
たのち、このＳＯＧ膜６と絶縁膜３とをウェットエッチ
ングで除去することによってスルーホール４を形成する
方法も採用されている．なお、第２従来例におけるＳＯ
Ｇ膜６の形成およびドライエッチングを除く他の手順お
よび第３従来例におけるＳＯＧ膜６の形成を除く他の手
順は、上述した第１従来例と同様である． 〔発明が解決しようとする課題〕 ところで、前記多層配線の接続方法にかかる第ｌ従来例
においては、ウエットエッチングによってスルーホール
４の側面が第１ ６！ｗＡｌ側へいくほど狭まる適度な
テーパ面として形成されるので、このスルーホール４内
で第２配＆ｉｌ５がくびれることはなく、十分な膜厚で
形成することができるという利点がある．しかし、その
反面、絶縁膜３上に第２配線５を直接的に形成するため
、この第２配線５の所定個所、すなわち、第１配線ｌの
側面と基板２の表面とが互いに接する角部に沿って形成
された絶縁膜３の屈曲個所７に対応する第２配線５の所
定個所に、膜厚の薄いくびれ部８が形成されてしまうこ
とになる結果、このくびれ部８でエレクトロマイグレー
シッンなどによる断線不良が発生し易くなってしまうと
いう欠点があった．また、前記第２従来例では、絶縁膜
３の屈曲個所７がＳＯＧ膜６によって埋められるので、
第１従来例のような第２配線５のくびれ部８が形・成さ
れなくなるという利点がある反面、ドライエッチングに
よって形成されたスルーホール４の側面がほぼ垂直とな
る結果、第２配＆ｊｌ５におけるスルーホール４の側面
に沿う所定部分９の膜厚が薄くなり、この所定部分９に
おける断線不良が発生し昌くなってしまう．さらにまた
、前記第３従来例においては、ＳＯＧＩＩ６のエッチン
グレートが絶縁膜３よりも大きいので、スルーホール４
が形成される以前にＳＯＧｌｌ６のサイドエッチングが
進行してしまうことになる．そのため、第６図から明ら
かなように、絶縁膜３の屈曲個所７を埋めるぺきＳＯＧ
膜６までもが除去されてしまうことになる結果、第１従
来例と同様の不都合が生じてしまう．さらにまた、これ
らの不都合を解消するために、ウェットエッチングとド
ライエッチングとを併用する方法も考えられているが、
制御性などに種々の難点があるため、実用化には至って
いない．この発明は、このような現状に鑑みて創案され
たものであって、ｗＡ縁膜上に第２配線を直接的に形成
したり、ドライエッチングでスルーホールを形成したり
することに起因し゜て第２配線に膜厚の薄い個所が形成
されることを防止することが容易にでき、これに伴う断
線不良を招く恐れのない多層配線の接続方法を提供する
ことを目的としている． （Ｌｌｌｆｉを解決するための手段〕 この発明にかかる多層配線の接続方法は、第１配線が形
成された基板上に絶縁膜を形成したのち、この絶縁膜上
にＳＯＧ膜を形成する工程と、絶縁膜およびＳＯＧＩＩ
Ｋにリンを除く添加不純物をイオン注入してダメージ頷
域を形成する工程と、ＳｏＧ膜上にフォトレジスト層を
形成してバターニングしたのち、このフォトレジスト層
をマスクとして第１配線上に形成されたＳＯＧ膜および
絶縁膜の所定顛域をドライエッチングで除去することに
よってスルーホールを形成する工程と、フォトレジスト
層を除去したのち、第２配線を形成する工程とからなる
ものである．なお、前記イオン注入は絶Ｕ膜およびＳＯ
Ｇ膜内部の結合状態を破壊する、すなわち、ダメージを
与えるために行うものであり、このイオン注入における
添加不純物の注入量および注入加速エネルギーもしくは
注入加速エネルギーのみを調整することによって絶縁膜
およびＳＯＧ膜の膜厚方向に沿う表面側ほど破壊の程度
が大きくなるように制御される。
ところで、第１）３ｃ！Ｗが形成された基板上に形成さ
れた絶縁膜およびＳＯＧ膜に対して上述したようなイオ
ン注入を行うと、注入された添加不純物によってＳＯＧ
膜および絶縁膜それぞれの内部の結合状態が破壊される
結果、これらのＳＯＧ膜および絶縁膜の膜厚方向に沿う
表面側のエッチングレートの方が第１配線側のそれより
も大きくなる．そこで、ＳＯＧ膜および絶縁膜の所定領
域をドライエッチングで除去してスルーホールを形成す
ると、このドライエノチングの進行に伴ってＳＯＧ膜お
よび絶縁膜におけるエッチングレートの大きい部分、す
なわち、これらの表面側部分におけるサイドエッチング
が第１配線側部分よりも早く進行することになる。
れた絶縁膜およびＳＯＧ膜に対して上述したようなイオ
ン注入を行うと、注入された添加不純物によってＳＯＧ
膜および絶縁膜それぞれの内部の結合状態が破壊される
結果、これらのＳＯＧ膜および絶縁膜の膜厚方向に沿う
表面側のエッチングレートの方が第１配線側のそれより
も大きくなる．そこで、ＳＯＧ膜および絶縁膜の所定領
域をドライエッチングで除去してスルーホールを形成す
ると、このドライエノチングの進行に伴ってＳＯＧ膜お
よび絶縁膜におけるエッチングレートの大きい部分、す
なわち、これらの表面側部分におけるサイドエッチング
が第１配線側部分よりも早く進行することになる。
以下、この発明方法の実施例を図面に基づいて説明する
． 第１図は本発明方法に基づいて製造された半導体集積回
路ｖｔ置を示す要部断面図であり、第２図（ａ）〜（ｅ
）は本発明方法の手順を示す工程断面図である．なお、
これらの図において、第４図ないし第６図で示した各従
来例と同一の符号は、互いに同一もしくは相当する部分
を示している。
． 第１図は本発明方法に基づいて製造された半導体集積回
路ｖｔ置を示す要部断面図であり、第２図（ａ）〜（ｅ
）は本発明方法の手順を示す工程断面図である．なお、
これらの図において、第４図ないし第６図で示した各従
来例と同一の符号は、互いに同一もしくは相当する部分
を示している。
本発明方法に基づいて製造された半導体集積回路装置を
構成する基板２上の所定位置には第１配線１が形成され
ており、この基板２上に積層して形成された絶縁膜３と
、これを覆って形成されたＳＯＧｌＩ！６との第１配線
ｌ上に位置する所定領域には配線接続用のスルーホール
４が形成されている．そして、このＳＯＧｌｌ６上には
第２配線５が形成されており、この第２配＆ＩＩ５と第
１配線ｌとは互いにスルーホール４を介して接続されて
いる．つぎに、第２図（ａ）〜（ｄ）に基づいて本発明
にかかる多層配線の接続方法を説明する．■ まず、第
２図（ａ）で示すように、第１配線ｌが形成された基板
２上の全面にわたって絶縁Ｈ３を形成したのち、この絶
縁膜３上にＳＯＧ（スピン・オン・グラス）を塗布して
焼成することによって絶縁膜３を覆うＳＯＧ膜６を形成
する．■ つぎに、第２図（ｂ）で示すように、ＳＯＧ
ＩＩｌ６および絶縁膜３の全面に対してリン（Ｐ）を除
く添加不純物をイオン注入する．そして、このイオン注
入は、添加不純物の注入量がＩＸＩＯｌ−ＩＸＩＱ１Ｓ
ａｍ−”で、かつ、注入加速エネルギーが５０〜４００
Ｋ ｅνとなるように制御しながら行う．そこで、こ
れらのＳＯＧ膜６および絶縁膜３には、その膜厚方向に
沿う深い所定位置に至るまで内部の結合状態がある程度
破壊された低ダメージ領域１０（図における斜線部分）
が形成されることになる．ところで、第３図はイオン注
入による不純物プロフィールを示す説明図であって、こ
の図の実線は■の工程におけるイオン注入時の不純物プ
ロフィールを示している．なお、この図における縦軸は
ＳＯＧ膜６および絶縁膜３の膜厚方向に沿う深さ、横軸
は添加不純物の注入量（ドーズｉｔ）を示しており、図
中の符号ＡはＳＯＧＨ６の上面位置、Ｂは絶縁膜３の上
面位置（ ＳＯＧ膜６の下面位置）、Ｃは第ｌ配＆＊１
の上面位Ｗ（絶縁膜３の下面位置）をそれぞれ示してい
る． ■ さらに、第２図（ｃ）で示すように、ＳＯＧ膜６お
よび絶縁膜３の全面に対してリン（Ｐ）を除く添加不純
物をイオン注入する．そして、この際のイオン注入は、
添加不純物の注入量が１×１０１４〜１×１０１４ｅｌ
ｌ−”で、かつ、注入加速エネルギーが３０〜１００
Ｋ ｅνの範囲内で行う．その結果、これらのＳＯＧ膜
６および絶縁膜３に形成された低ダメ一ジ領域ｌＯ内の
表面側には、第３図における一点鎖線で示す不純物プロ
フィールから明らかなように、添加不純物の濃度がより
高く、その内部の結合状態がより大きく破壊された高ダ
メージ領域１）（図における逆向きの斜線部分》が形成
されることになる．すなわち、これらの■および■の工
程におけるイオン注入では、添加不純物の注入量が多い
ほど、また、注入加速エネルギーが大きいほど、ＳＯＧ
膜６および絶縁膜３の内部の結合状態が大きく破壊され
ることを利用してＳＯＧ膜６および絶縁膜３の膜厚方向
に沿う深い位置に低ダメージ領域１０を形成するととも
に、その浅い位置に高ダメージ領域１）を形成している
。
構成する基板２上の所定位置には第１配線１が形成され
ており、この基板２上に積層して形成された絶縁膜３と
、これを覆って形成されたＳＯＧｌＩ！６との第１配線
ｌ上に位置する所定領域には配線接続用のスルーホール
４が形成されている．そして、このＳＯＧｌｌ６上には
第２配線５が形成されており、この第２配＆ＩＩ５と第
１配線ｌとは互いにスルーホール４を介して接続されて
いる．つぎに、第２図（ａ）〜（ｄ）に基づいて本発明
にかかる多層配線の接続方法を説明する．■ まず、第
２図（ａ）で示すように、第１配線ｌが形成された基板
２上の全面にわたって絶縁Ｈ３を形成したのち、この絶
縁膜３上にＳＯＧ（スピン・オン・グラス）を塗布して
焼成することによって絶縁膜３を覆うＳＯＧ膜６を形成
する．■ つぎに、第２図（ｂ）で示すように、ＳＯＧ
ＩＩｌ６および絶縁膜３の全面に対してリン（Ｐ）を除
く添加不純物をイオン注入する．そして、このイオン注
入は、添加不純物の注入量がＩＸＩＯｌ−ＩＸＩＱ１Ｓ
ａｍ−”で、かつ、注入加速エネルギーが５０〜４００
Ｋ ｅνとなるように制御しながら行う．そこで、こ
れらのＳＯＧ膜６および絶縁膜３には、その膜厚方向に
沿う深い所定位置に至るまで内部の結合状態がある程度
破壊された低ダメージ領域１０（図における斜線部分）
が形成されることになる．ところで、第３図はイオン注
入による不純物プロフィールを示す説明図であって、こ
の図の実線は■の工程におけるイオン注入時の不純物プ
ロフィールを示している．なお、この図における縦軸は
ＳＯＧ膜６および絶縁膜３の膜厚方向に沿う深さ、横軸
は添加不純物の注入量（ドーズｉｔ）を示しており、図
中の符号ＡはＳＯＧＨ６の上面位置、Ｂは絶縁膜３の上
面位置（ ＳＯＧ膜６の下面位置）、Ｃは第ｌ配＆＊１
の上面位Ｗ（絶縁膜３の下面位置）をそれぞれ示してい
る． ■ さらに、第２図（ｃ）で示すように、ＳＯＧ膜６お
よび絶縁膜３の全面に対してリン（Ｐ）を除く添加不純
物をイオン注入する．そして、この際のイオン注入は、
添加不純物の注入量が１×１０１４〜１×１０１４ｅｌ
ｌ−”で、かつ、注入加速エネルギーが３０〜１００
Ｋ ｅνの範囲内で行う．その結果、これらのＳＯＧ膜
６および絶縁膜３に形成された低ダメ一ジ領域ｌＯ内の
表面側には、第３図における一点鎖線で示す不純物プロ
フィールから明らかなように、添加不純物の濃度がより
高く、その内部の結合状態がより大きく破壊された高ダ
メージ領域１）（図における逆向きの斜線部分》が形成
されることになる．すなわち、これらの■および■の工
程におけるイオン注入では、添加不純物の注入量が多い
ほど、また、注入加速エネルギーが大きいほど、ＳＯＧ
膜６および絶縁膜３の内部の結合状態が大きく破壊され
ることを利用してＳＯＧ膜６および絶縁膜３の膜厚方向
に沿う深い位置に低ダメージ領域１０を形成するととも
に、その浅い位置に高ダメージ領域１）を形成している
。
■ そののち、第２図（ｄ）で示すように、ＳＯＧＷｓ
６上にフォトレジスト層ｌ２を形成してバターニングし
たのち、このフォトレジスト層ｌ２をマスクとして第１
配線ｌ上に形成されたＳＯＧ＃６および絶縁膜３の所定
領域をドライエッチングで除去し、スルーホール４を形
成する．すると、このとき、これらのＳＯＧ膜６および
絶縁膜３の内部には■および■の工程によってダメージ
領域ｌＯ，１）が形成されているので、これらのＳＯＧ
膜６および絶縁膜３におけるエッチングレートは第１配
線ｌ側から表面側に向かって大きくなり、スルーホール
４を形成するためのドライエッチングの進行に伴ってＳ
ＯＧ膜６および絶縁膜３におけるエッチングレートの大
きい部分、すなわち、これらの表面側部分におけるサイ
ドエソチングが第１配＆Ｉ１側部分よりも早く進行して
除去されることになる．その結果、このスルーホール４
の側面は、第２図（ｅ）で示すように、表面側から第１
配線ｌ側へい《ほど狭まる適度なテーパ面として形成さ
れるこ・とになる。
６上にフォトレジスト層ｌ２を形成してバターニングし
たのち、このフォトレジスト層ｌ２をマスクとして第１
配線ｌ上に形成されたＳＯＧ＃６および絶縁膜３の所定
領域をドライエッチングで除去し、スルーホール４を形
成する．すると、このとき、これらのＳＯＧ膜６および
絶縁膜３の内部には■および■の工程によってダメージ
領域ｌＯ，１）が形成されているので、これらのＳＯＧ
膜６および絶縁膜３におけるエッチングレートは第１配
線ｌ側から表面側に向かって大きくなり、スルーホール
４を形成するためのドライエッチングの進行に伴ってＳ
ＯＧ膜６および絶縁膜３におけるエッチングレートの大
きい部分、すなわち、これらの表面側部分におけるサイ
ドエソチングが第１配＆Ｉ１側部分よりも早く進行して
除去されることになる．その結果、このスルーホール４
の側面は、第２図（ｅ）で示すように、表面側から第１
配線ｌ側へい《ほど狭まる適度なテーパ面として形成さ
れるこ・とになる。
■ そこで、フォトレジスト層ｌ２を除去したのち、Ｓ
ＯＧ膜６上に第２配線５を形成すると、この第２配線５
は十分な膜厚のままでスルーホール４を介して第１配線
ｌと接続されることになる．その結果、第１図で示すよ
うな半導体集積回路装置の要部構造が得られる． ところで、以上の説明においては、イオン注入を■およ
び■の工程で示す２回に分けて行うとともに、１回目の
イオン注入である■の工程における添加不純物の注入量
をｌ Ｘ ＩＱ１３〜ｌ Ｘ ＩＱ”ｃｍ−”注入加速
エネルギーを５０〜４００ Ｋ ｅＶの範囲内とする一
方、２回目である■の工程での添加不純物の注入量をｌ
ＸＩＯ”〜ｌ ＸＩＯ”Ｌ：ｍ−２、注入加速エネル
ギーを゛３０〜１００ Ｋ ｅＶの範囲内としている．
しか ・し、■および■の工程は逆であってもよく、ま
た、このイオン注入を３回以上に分けて行ってもよい．
そして、イオン注入を３回以上に分けて行う場合には、
そのうちの少なくとも１回のイオン注入における添加不
純物の注入量がＩ ＸＩＯ”〜Ｉ ＸＩＯ１ｃｓ− ”
，注入加速エネルギーが３０〜１００ＫｅＶの範囲内
となる一方、他の回のイオン注入における添加不純物の
注入量がｌ Ｘ ＩＱ１３〜ｌ Ｘ ＩＱｌ′ｃｓ＋−
２、注入加速エネルギーが５０〜４００ Ｋ ｅＶの範
囲内となるようにすればよい．さらにまた、イオン注入
を１回で行うとともに、添加不純物の注入量を一定とし
たまま、注入加速エネルギーのみを順次増加させてもよ
く、このようにすれば、ＳＯＧ膜６および絶縁膜３の膜
厚方向に沿う表面側から第１配線ｌ側に向かって結合状
態の破壊が徐々に低下したダメージ領域（図示していな
い）を形成することが可能となる． また、本発明方法のイオン注入において用いる添加不純
物からリンＣＰ）を除いているのは、つぎのような理由
に基づ《ものである．すなわち、添加不純物として比較
的［１の大きな元素であるヒ素（Ａｓ）やアンチモン゛
（Ｓｂ）を用いる場合にはＳＯＧｌｌ６および絶縁膜３
にダメージを与え易く、ホウ素（Ｂ）はＡｓなどに比べ
て取り扱い上の危険性が少なく、また、不活性ガスであ
るアルゴン（Ａ『）を用いる場合にはＳＯＧ膜６および
ｗＡＩ！ｌ！！３の内部に注入されたのちの化学的安定
性が良好となる利点があるので、これらの元素を必要に
応じて使い分けることになる．しかしながら、添加不純
物としてリン（Ｐ）を用いた場合には、注入されたＰが
ＳＯＧ膜６の表面付近に存在していると、このＰが外気
中の水分や製造プロセスで使用される水と反応してリン
酸に変わり易く、種々の不都合を招く恐れがあるため、
好まし《ないことになる． 〔発明の効果〕 以上説明したように、この発明にかかる多層配線の接続
方法においては、第１配線が形成された基板上に形成さ
れた絶縁膜およびＳＯＧ膜に対して添加不純物の注入量
および注入加速エネルギーもしくは注入加速エネルギー
のみを制御したイオン注入を行うので、注入された添加
不純物によってＳＯＣ膜および絶ｕｌＩｌの膜厚方向に
沿う表面側に、内部の結合状態が破壊されたダメージ頭
域が形成される．そこで、これらのＳＯＧ膜および絶縁
膜におけるエッチングレートは、ダメージ頷域が形成さ
れた表面側の方が第１配線側よりも大きくなる． したがって、ＳＯＧ膜および絶縁膜の所定領域をドライ
エッチングで除去してスルーホールを形成すると、この
ドライエッチングの進行に伴ってＳＯＧ膜および絶縁膜
におけるエッチングレートの大きい部分、すなわち、こ
れらの表面側部分におけるサイドエッチングがその第１
配線側部分よりも早く進行することになる結果、スルー
ホールの側面が第１配線側へいくほど狭まる適度なテー
パ面として形成されることになる．その結果、ＳＯＧ膜
上に形成された第２配線に従来例、特に、第２従来例の
ような膜厚の薄い個所が形成されることを有効に防止す
ることができ、断線不良というような不都合の発生を招
くことがないという効果が得られる．
ＯＧ膜６上に第２配線５を形成すると、この第２配線５
は十分な膜厚のままでスルーホール４を介して第１配線
ｌと接続されることになる．その結果、第１図で示すよ
うな半導体集積回路装置の要部構造が得られる． ところで、以上の説明においては、イオン注入を■およ
び■の工程で示す２回に分けて行うとともに、１回目の
イオン注入である■の工程における添加不純物の注入量
をｌ Ｘ ＩＱ１３〜ｌ Ｘ ＩＱ”ｃｍ−”注入加速
エネルギーを５０〜４００ Ｋ ｅＶの範囲内とする一
方、２回目である■の工程での添加不純物の注入量をｌ
ＸＩＯ”〜ｌ ＸＩＯ”Ｌ：ｍ−２、注入加速エネル
ギーを゛３０〜１００ Ｋ ｅＶの範囲内としている．
しか ・し、■および■の工程は逆であってもよく、ま
た、このイオン注入を３回以上に分けて行ってもよい．
そして、イオン注入を３回以上に分けて行う場合には、
そのうちの少なくとも１回のイオン注入における添加不
純物の注入量がＩ ＸＩＯ”〜Ｉ ＸＩＯ１ｃｓ− ”
，注入加速エネルギーが３０〜１００ＫｅＶの範囲内
となる一方、他の回のイオン注入における添加不純物の
注入量がｌ Ｘ ＩＱ１３〜ｌ Ｘ ＩＱｌ′ｃｓ＋−
２、注入加速エネルギーが５０〜４００ Ｋ ｅＶの範
囲内となるようにすればよい．さらにまた、イオン注入
を１回で行うとともに、添加不純物の注入量を一定とし
たまま、注入加速エネルギーのみを順次増加させてもよ
く、このようにすれば、ＳＯＧ膜６および絶縁膜３の膜
厚方向に沿う表面側から第１配線ｌ側に向かって結合状
態の破壊が徐々に低下したダメージ領域（図示していな
い）を形成することが可能となる． また、本発明方法のイオン注入において用いる添加不純
物からリンＣＰ）を除いているのは、つぎのような理由
に基づ《ものである．すなわち、添加不純物として比較
的［１の大きな元素であるヒ素（Ａｓ）やアンチモン゛
（Ｓｂ）を用いる場合にはＳＯＧｌｌ６および絶縁膜３
にダメージを与え易く、ホウ素（Ｂ）はＡｓなどに比べ
て取り扱い上の危険性が少なく、また、不活性ガスであ
るアルゴン（Ａ『）を用いる場合にはＳＯＧ膜６および
ｗＡＩ！ｌ！！３の内部に注入されたのちの化学的安定
性が良好となる利点があるので、これらの元素を必要に
応じて使い分けることになる．しかしながら、添加不純
物としてリン（Ｐ）を用いた場合には、注入されたＰが
ＳＯＧ膜６の表面付近に存在していると、このＰが外気
中の水分や製造プロセスで使用される水と反応してリン
酸に変わり易く、種々の不都合を招く恐れがあるため、
好まし《ないことになる． 〔発明の効果〕 以上説明したように、この発明にかかる多層配線の接続
方法においては、第１配線が形成された基板上に形成さ
れた絶縁膜およびＳＯＧ膜に対して添加不純物の注入量
および注入加速エネルギーもしくは注入加速エネルギー
のみを制御したイオン注入を行うので、注入された添加
不純物によってＳＯＣ膜および絶ｕｌＩｌの膜厚方向に
沿う表面側に、内部の結合状態が破壊されたダメージ頭
域が形成される．そこで、これらのＳＯＧ膜および絶縁
膜におけるエッチングレートは、ダメージ頷域が形成さ
れた表面側の方が第１配線側よりも大きくなる． したがって、ＳＯＧ膜および絶縁膜の所定領域をドライ
エッチングで除去してスルーホールを形成すると、この
ドライエッチングの進行に伴ってＳＯＧ膜および絶縁膜
におけるエッチングレートの大きい部分、すなわち、こ
れらの表面側部分におけるサイドエッチングがその第１
配線側部分よりも早く進行することになる結果、スルー
ホールの側面が第１配線側へいくほど狭まる適度なテー
パ面として形成されることになる．その結果、ＳＯＧ膜
上に形成された第２配線に従来例、特に、第２従来例の
ような膜厚の薄い個所が形成されることを有効に防止す
ることができ、断線不良というような不都合の発生を招
くことがないという効果が得られる．
第１図ないし第３図は本発明方法の実施例にかかり、第
１図は本発明方法に基づいて製造された半導体集積回路
装置を示す要部断面図であり、第２図（ａ）〜（ｅ）は
本発明方法の手順を示す工程断面図、第３図はイオン注
入による不純物プロフィルを示す説明図である．そして
、第４図ないし第６図は従来例にかかり、第４図は第１
従来例によって得られた半導体集積回路装置の要部断面
図、また、第５図は第２従来例によって得られた半導体
集積回路装置を示す要部断面図であり、第→図ば第３従
来例によって得られた半導体集積回路装置を示す要部断
面図である． 図におけるｌは第１配線、２は基板、３は絶縁膜、４は
スルーホール、５は第２配線、６はＳＯＧ膜、ｌＯは低
ダメージ領域、ｌ１は高ダメージ領域、ｌ２はフォトレ
ジスト層である．なお、図中の同一符号は、互いに同一
もしくは相当する部分を示してい、る。 第２図（ｂ）
１図は本発明方法に基づいて製造された半導体集積回路
装置を示す要部断面図であり、第２図（ａ）〜（ｅ）は
本発明方法の手順を示す工程断面図、第３図はイオン注
入による不純物プロフィルを示す説明図である．そして
、第４図ないし第６図は従来例にかかり、第４図は第１
従来例によって得られた半導体集積回路装置の要部断面
図、また、第５図は第２従来例によって得られた半導体
集積回路装置を示す要部断面図であり、第→図ば第３従
来例によって得られた半導体集積回路装置を示す要部断
面図である． 図におけるｌは第１配線、２は基板、３は絶縁膜、４は
スルーホール、５は第２配線、６はＳＯＧ膜、ｌＯは低
ダメージ領域、ｌ１は高ダメージ領域、ｌ２はフォトレ
ジスト層である．なお、図中の同一符号は、互いに同一
もしくは相当する部分を示してい、る。 第２図（ｂ）
Claims (3)
- （１）第１配線が形成された基板上に絶縁膜を形成した
のち、この絶縁膜上にＳＯＧ（スピン・オン・グラス）
膜を形成する工程と、 前記ＳＯＧ膜および絶縁膜にリンを除く添加不純物をイ
オン注入してダメージ領域を形成する工程と、 前記ＳＯＧ膜上にフォトレジスト層を形成してパターニ
ングしたのち、このフォトレジスト層をマスクとして前
記第１配線上に形成された前記ＳＯＧ膜および絶縁膜の
所定領域をドライエッチングで除去することによってス
ルーホールを形成する工程と、 前記フォトレジスト層を除去したのち、第２配線を形成
する工程と からなることを特徴とする多層配線の接続方法。 - （２）前記イオン注入を複数回に分けて行い、そのうち
の少なくとも１回のイオン注入を添加不純物の注入量が
１×１０＾１＾４〜１×１０＾１＾７ｃｍ＾−＾２、注
入加速エネルギーが３０〜１００ＫｅＶの範囲内で行う
とともに、他の回のイオン注入を添加不純物の注入量が
１×１０＾１＾３〜１×１０＾１＾５ｃｍ＾−＾２、注
入加速エネルギーが５０〜４００ＫｅＶの範囲内で行う
ことを特徴とする請求項（１）記載の多層配線の接続方
法。 - （３）前記イオン注入を１回で行うとともに、添加不純
物の注入量を一定としたまま、注入加速エネルギーを順
次増加させることを特徴とする請求項（１）記載の多層
配線の接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5664289A JPH02235358A (ja) | 1989-03-08 | 1989-03-08 | 多層配線の接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5664289A JPH02235358A (ja) | 1989-03-08 | 1989-03-08 | 多層配線の接続方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02235358A true JPH02235358A (ja) | 1990-09-18 |
Family
ID=13032994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5664289A Pending JPH02235358A (ja) | 1989-03-08 | 1989-03-08 | 多層配線の接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02235358A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192697A (en) * | 1992-01-27 | 1993-03-09 | Chartered Semiconductor Manufacturing Pte Ltd. | SOG curing by ion implantation |
| US5796139A (en) * | 1995-02-23 | 1998-08-18 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US5892269A (en) * | 1996-02-29 | 1999-04-06 | Sanyo Electric Co., Ltd. | Semiconductor device including an intrusion film layer |
| US6071807A (en) * | 1996-12-25 | 2000-06-06 | Sanyo Electric Company, Ltd. | Fabrication method of semiconductor device including insulation film with decomposed organic content |
| US6214749B1 (en) * | 1994-09-14 | 2001-04-10 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices |
| US6235648B1 (en) | 1997-09-26 | 2001-05-22 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6268657B1 (en) | 1995-09-14 | 2001-07-31 | Sanyo Electric Co., Ltd. | Semiconductor devices and an insulating layer with an impurity |
| US6288438B1 (en) | 1996-09-06 | 2001-09-11 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6690084B1 (en) | 1997-09-26 | 2004-02-10 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6794283B2 (en) | 1998-05-29 | 2004-09-21 | Sanyo Electric Co., Ltd. | Semiconductor device and fabrication method thereof |
| US6825132B1 (en) | 1996-02-29 | 2004-11-30 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device including an insulation film on a conductive layer |
| US6831015B1 (en) | 1996-08-30 | 2004-12-14 | Sanyo Electric Co., Ltd. | Fabrication method of semiconductor device and abrasive liquid used therein |
| US6917110B2 (en) | 2001-12-07 | 2005-07-12 | Sanyo Electric Co., Ltd. | Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer |
-
1989
- 1989-03-08 JP JP5664289A patent/JPH02235358A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192697A (en) * | 1992-01-27 | 1993-03-09 | Chartered Semiconductor Manufacturing Pte Ltd. | SOG curing by ion implantation |
| US6214749B1 (en) * | 1994-09-14 | 2001-04-10 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices |
| US5796139A (en) * | 1995-02-23 | 1998-08-18 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US5989960A (en) * | 1995-02-23 | 1999-11-23 | Sanyo Electric Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6268657B1 (en) | 1995-09-14 | 2001-07-31 | Sanyo Electric Co., Ltd. | Semiconductor devices and an insulating layer with an impurity |
| US6825132B1 (en) | 1996-02-29 | 2004-11-30 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device including an insulation film on a conductive layer |
| US5892269A (en) * | 1996-02-29 | 1999-04-06 | Sanyo Electric Co., Ltd. | Semiconductor device including an intrusion film layer |
| US6831015B1 (en) | 1996-08-30 | 2004-12-14 | Sanyo Electric Co., Ltd. | Fabrication method of semiconductor device and abrasive liquid used therein |
| US6288438B1 (en) | 1996-09-06 | 2001-09-11 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6071807A (en) * | 1996-12-25 | 2000-06-06 | Sanyo Electric Company, Ltd. | Fabrication method of semiconductor device including insulation film with decomposed organic content |
| US6235648B1 (en) | 1997-09-26 | 2001-05-22 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6690084B1 (en) | 1997-09-26 | 2004-02-10 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6794283B2 (en) | 1998-05-29 | 2004-09-21 | Sanyo Electric Co., Ltd. | Semiconductor device and fabrication method thereof |
| US6917110B2 (en) | 2001-12-07 | 2005-07-12 | Sanyo Electric Co., Ltd. | Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer |
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