JPH0482271A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0482271A JPH0482271A JP19663490A JP19663490A JPH0482271A JP H0482271 A JPH0482271 A JP H0482271A JP 19663490 A JP19663490 A JP 19663490A JP 19663490 A JP19663490 A JP 19663490A JP H0482271 A JPH0482271 A JP H0482271A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高性能かつ高集積化が可能な半導体装置及びそ
の製造方法に関するものである。
の製造方法に関するものである。
従来の技術
従来 半導体装置例えばＭＯ３型半導体装置は第２図に
示すように一導電型半導体基板２１上にゲート酸化膜２
２を形成したの板 多結晶膜からなるゲート電極パター
ン２３を形成し 前記ゲート電極パターン２３をマスク
として反対導電型不純物を形成してソース２４・ドレイ
ン２５を形成しＭＯ８型半導体装置を形成してい九 発明が解決しようとする課題 上記従来法では半導体基板上にゲート酸化膜２２を形成
しその上にゲート電極２３を形成していたため表面の凹
凸が激しく前記半導体装置上に形成した金属配線層が断
線しやすいという欠点ががあっ九 本発明は 上述の問題点に鑑みてなされたものて 半導
体装置の表面が平滑で配線層が形成しやすい半導体装置
及びその製造方法を提供することを目的とすム 課題を解決するための手段 本発明は上述の問題点を解決するた＆ ＭＯ８型半導
体装置のソース・チャネルおよびドレイン領域を半導体
表面の凸部に形成し 凹部側壁にゲート絶縁膜を形成し
てソース・チャネル及びドレイン形成領域とゲート電極
表面の高さを同じにした構成を備えたものである。
示すように一導電型半導体基板２１上にゲート酸化膜２
２を形成したの板 多結晶膜からなるゲート電極パター
ン２３を形成し 前記ゲート電極パターン２３をマスク
として反対導電型不純物を形成してソース２４・ドレイ
ン２５を形成しＭＯ８型半導体装置を形成してい九 発明が解決しようとする課題 上記従来法では半導体基板上にゲート酸化膜２２を形成
しその上にゲート電極２３を形成していたため表面の凹
凸が激しく前記半導体装置上に形成した金属配線層が断
線しやすいという欠点ががあっ九 本発明は 上述の問題点に鑑みてなされたものて 半導
体装置の表面が平滑で配線層が形成しやすい半導体装置
及びその製造方法を提供することを目的とすム 課題を解決するための手段 本発明は上述の問題点を解決するた＆ ＭＯ８型半導
体装置のソース・チャネルおよびドレイン領域を半導体
表面の凸部に形成し 凹部側壁にゲート絶縁膜を形成し
てソース・チャネル及びドレイン形成領域とゲート電極
表面の高さを同じにした構成を備えたものである。
作用
本発明は上述の構成によって、半導体素子形成後の表面
の高さを同じにすることか出来るた教その上に形成する
金属配線層の断線がしに（く、かつ縦方向に積層しやす
い半導体装置を得ることかできる。
の高さを同じにすることか出来るた教その上に形成する
金属配線層の断線がしに（く、かつ縦方向に積層しやす
い半導体装置を得ることかできる。
実施例
第１図は第１図は本発明の一実施例における半導体装置
の製造工程断面図である。本発明の一実施例を第１図に
基づいて説明する。
の製造工程断面図である。本発明の一実施例を第１図に
基づいて説明する。
第１図（Ａ）で（友 一導電型半導体基板、例えはシリ
コン基板１上に５ｉｓＮ４からなる耐酸化膜２を形成す
る。その後、開口部３を形成し前記半導体基板ｌを露出
した後前記半導体基板１をエツチングして凹部を形成す
る。次に前記凹部上に熱酸化法によりシリコン酸化膜な
どのゲート絶縁膜４を形成する。
コン基板１上に５ｉｓＮ４からなる耐酸化膜２を形成す
る。その後、開口部３を形成し前記半導体基板ｌを露出
した後前記半導体基板１をエツチングして凹部を形成す
る。次に前記凹部上に熱酸化法によりシリコン酸化膜な
どのゲート絶縁膜４を形成する。
次に第１図（Ｂ）で（ｉ 全面に高濃度不純物を有する
多結晶珪素膜を形成した後、前記ゲート酸化膜４上にの
み前記多結晶珪素膜を形成してゲート電極５とする。こ
のゲート電極５により前記凹部を埋め込む。
多結晶珪素膜を形成した後、前記ゲート酸化膜４上にの
み前記多結晶珪素膜を形成してゲート電極５とする。こ
のゲート電極５により前記凹部を埋め込む。
次に第１図（Ｃ）では 感光性樹脂膜パターン６を前記
多結晶珪素膜パターン５と直行方向に形成したのち前記
耐酸化膜２をエツチングし前記半導体基板１を露出し
イオン注入によりソース７・ドレイン領域８を形成する
。ゲート電極５の導電型と異なる導電型を有するソース
７・ドレイン領域８を形成する場合（友 ゲート電極５
の高抵抗化を抑制するた嵌 イオン注入時にゲート電極
５上もまたマスクで覆われていることが望まし賎次に第
１図（Ｄ）で１よ、前記感光性樹脂膜６を除去した後、
全面に絶縁膜９を形成し ソース・ドレイン及びゲート
電極に開口部を形成し 配線層＋０．１１，１．２を形
成してＭＯ５半導体装置を形成する。
多結晶珪素膜パターン５と直行方向に形成したのち前記
耐酸化膜２をエツチングし前記半導体基板１を露出し
イオン注入によりソース７・ドレイン領域８を形成する
。ゲート電極５の導電型と異なる導電型を有するソース
７・ドレイン領域８を形成する場合（友 ゲート電極５
の高抵抗化を抑制するた嵌 イオン注入時にゲート電極
５上もまたマスクで覆われていることが望まし賎次に第
１図（Ｄ）で１よ、前記感光性樹脂膜６を除去した後、
全面に絶縁膜９を形成し ソース・ドレイン及びゲート
電極に開口部を形成し 配線層＋０．１１，１．２を形
成してＭＯ５半導体装置を形成する。
発明の効果
以上の説明から明らかなように 本発明は 凸部の半導
体基板上にソース・チャネル及びドレイン領域を形成し
凹部にゲート電極を形成するた教 配線層形成前の半
導体表面が平滑であり容易に配線層を形成することがで
きる。また容易に半導体装置を積層構造に形成すること
が出来るた取高密度の半導体装置を形成することが出来
るという効果を有する。
体基板上にソース・チャネル及びドレイン領域を形成し
凹部にゲート電極を形成するた教 配線層形成前の半
導体表面が平滑であり容易に配線層を形成することがで
きる。また容易に半導体装置を積層構造に形成すること
が出来るた取高密度の半導体装置を形成することが出来
るという効果を有する。
第１図は本発明の一実施例における半導体装置の製造工
程断面＠ 第２図は従来における半導体装置の構造断面
図である。 ］・・・一導電型半導体基板、 ４・・・ゲート酸化膜
５・・・ゲート電ｉ７，８・・・ソース・ドレイン。
程断面＠ 第２図は従来における半導体装置の構造断面
図である。 ］・・・一導電型半導体基板、 ４・・・ゲート酸化膜
５・・・ゲート電ｉ７，８・・・ソース・ドレイン。
Claims (2)
- （１）一導電型半導体基板上に形成された凸部と、この
凸部に形成されたソース・チャネルおよびドレイン領域
と、前記凸部半導体領域の側壁に形成されたゲート絶縁
膜と、前記半導体基板の凹部に前記ソース・ドレイン領
域と平行方向に形成されたゲート電極とを備えた半導体
装置。 - （２）一導電型半導体基板上に耐酸化膜を形成し、選択
的に開口部を形成して前記半導体基板を露出する工程と
、この開口された半導体基板をエッチングして凹部を形
成する工程と、この凹部に熱酸化法によりゲート酸化膜
を形成する工程と、このゲート酸化膜上にゲート電極を
形成して前記凹部を埋め込む工程と、前記耐酸化膜上に
前記ゲート電極と直行方向にエッチングマスクを形成し
て前記耐酸化膜をエッチングしたのち、前記半導体基板
にソース・ドレイン領域を形成する工程とを備えた半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196634A JP2621607B2 (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196634A JP2621607B2 (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0482271A true JPH0482271A (ja) | 1992-03-16 |
| JP2621607B2 JP2621607B2 (ja) | 1997-06-18 |
Family
ID=16361029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2196634A Expired - Fee Related JP2621607B2 (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621607B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260241A (ja) * | 2004-03-12 | 2005-09-22 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイスの製造方法および半導体デバイス |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329572A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01194437A (ja) * | 1988-01-29 | 1989-08-04 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02114670A (ja) * | 1988-10-25 | 1990-04-26 | Seiko Epson Corp | 電界効果トランジスタ |
-
1990
- 1990-07-24 JP JP2196634A patent/JP2621607B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329572A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01194437A (ja) * | 1988-01-29 | 1989-08-04 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02114670A (ja) * | 1988-10-25 | 1990-04-26 | Seiko Epson Corp | 電界効果トランジスタ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260241A (ja) * | 2004-03-12 | 2005-09-22 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイスの製造方法および半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2621607B2 (ja) | 1997-06-18 |
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