JPH01194437A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01194437A JPH01194437A JP63020733A JP2073388A JPH01194437A JP H01194437 A JPH01194437 A JP H01194437A JP 63020733 A JP63020733 A JP 63020733A JP 2073388 A JP2073388 A JP 2073388A JP H01194437 A JPH01194437 A JP H01194437A
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- semiconductor device
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の集積度の向上に関するもので
ある。
ある。
近年、特定用途あるいは専用用途のＬＳＩ（＝Ｌａｒｇ
ｅ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉ
ｔ）はユーザごとに異なった製品となる傾向にあり、言
い換えれば多品種少量生産の傾向にあると言え、それぞ
れのユーザに応じた品種に対応するためにそれぞれ賃な
ったプロセス工程が必要になってきた。そのため、たと
えば、プロセス工程中で使用するマスクパターンについ
て考えてみると、異なる品種ごとに初めからそれに対応
したパターンを設計しマスクを用意しなければならない
ということになり、１つのし３１を提供するために開発
・設計期間が長くなるとともに、そのコストも大きくな
ってきた。
ｅ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉ
ｔ）はユーザごとに異なった製品となる傾向にあり、言
い換えれば多品種少量生産の傾向にあると言え、それぞ
れのユーザに応じた品種に対応するためにそれぞれ賃な
ったプロセス工程が必要になってきた。そのため、たと
えば、プロセス工程中で使用するマスクパターンについ
て考えてみると、異なる品種ごとに初めからそれに対応
したパターンを設計しマスクを用意しなければならない
ということになり、１つのし３１を提供するために開発
・設計期間が長くなるとともに、そのコストも大きくな
ってきた。
そこで、製造工程の一部だけを変えて多品種の半導体装
置を作ることができるゲートアレイが提案され商用に供
されている。このゲートアレイとは、第１０図に示す半
導体素子を規則的に繰返し配列しておき、論理回路図に
従って配線パターンのみを決めることによって必要な機
能を実現するもので、特に、設計コストを小さくするこ
とができ、多品種少量生産に適し、開発期間を大幅に短
縮で、きる。
置を作ることができるゲートアレイが提案され商用に供
されている。このゲートアレイとは、第１０図に示す半
導体素子を規則的に繰返し配列しておき、論理回路図に
従って配線パターンのみを決めることによって必要な機
能を実現するもので、特に、設計コストを小さくするこ
とができ、多品種少量生産に適し、開発期間を大幅に短
縮で、きる。
第１０図はゲートアレイを構成するｎチャネルトランジ
スタの概略図である。同図において、このトランジスタ
Ｑ９はｐ型シリコン基板２にｎ型不純物が拡散されてド
レイン４とソース３とが形成されている。そして、ドレ
イン４とソース３との間に形成されたチャネル領域５の
上方に、図示しないゲート酸化膜をはさんでポリシリコ
ンで形成されたゲート６が設けられている。なお、第１
０図では他の酸化膜やへｌ配線なども図示を省略してい
る。
スタの概略図である。同図において、このトランジスタ
Ｑ９はｐ型シリコン基板２にｎ型不純物が拡散されてド
レイン４とソース３とが形成されている。そして、ドレ
イン４とソース３との間に形成されたチャネル領域５の
上方に、図示しないゲート酸化膜をはさんでポリシリコ
ンで形成されたゲート６が設けられている。なお、第１
０図では他の酸化膜やへｌ配線なども図示を省略してい
る。
従来のゲートアレイを構成するｎチャネルトランジスタ
Ｑ９は以上のように構成されているので、同図かられか
るように、１個のｎチャネルトランジスタＱ９を形成す
るのに要する面積Ｓ１は、少なくとも ５１＝（しｃ＋ＬＤ＋Ｌｓ）×Ｄ１ ・・・（１）と
概算される。（１）式において、Ｌｃはチャネル長、Ｌ
、Ｌｓはそれぞれドレイン４及びソース３の長さ、Ｄｌ
はチャネル幅である。
Ｑ９は以上のように構成されているので、同図かられか
るように、１個のｎチャネルトランジスタＱ９を形成す
るのに要する面積Ｓ１は、少なくとも ５１＝（しｃ＋ＬＤ＋Ｌｓ）×Ｄ１ ・・・（１）と
概算される。（１）式において、Ｌｃはチャネル長、Ｌ
、Ｌｓはそれぞれドレイン４及びソース３の長さ、Ｄｌ
はチャネル幅である。
従って、ゲートアレイの集積度を高める、占い換えれば
基板２へのｎチャネルトランジスタＱ９の集積度を高め
るためには、個々のｎチャネルトランジスタＱ のチャ
ネルｆＷＬ 、トレイン４及Ｃ びソース３のそれぞれの長さり、Ｌ８及びチャネル幅Ｄ
１を小さくして、ｎチャネルトランジスタＱ９自体の小
型化を図ることが必要であるがｎチャネルトランジスタ
Ｑ９自体を小形化すると電気特性が劣化するという問題
がある。
基板２へのｎチャネルトランジスタＱ９の集積度を高め
るためには、個々のｎチャネルトランジスタＱ のチャ
ネルｆＷＬ 、トレイン４及Ｃ びソース３のそれぞれの長さり、Ｌ８及びチャネル幅Ｄ
１を小さくして、ｎチャネルトランジスタＱ９自体の小
型化を図ることが必要であるがｎチャネルトランジスタ
Ｑ９自体を小形化すると電気特性が劣化するという問題
がある。
この発明は、上２のような問題点を解消するためになさ
れたもので、トランジスタ自体を小型化しなくても、よ
り高集積化が可能である半導体装置を得ることを目的と
する。
れたもので、トランジスタ自体を小型化しなくても、よ
り高集積化が可能である半導体装置を得ることを目的と
する。
この発明は、ドレインとソースとの間に形成されるチャ
ネル領域とゲートとが対向して配置される電界効果トラ
ンジスタを複数有し、前記電界効果トランジスタを格子
点状に配列した半導体装置においで、前記ゲートと向い
合って前記チャネル領域内でのキャリアの流路の広がり
を規定するチャネル面が、前記電界効果トランジスタを
形成する基板の主面に対して垂直に形成されるとともに
、前記ゲートもまた前記主面に垂直な方向に広がりを持
って形成されている。
ネル領域とゲートとが対向して配置される電界効果トラ
ンジスタを複数有し、前記電界効果トランジスタを格子
点状に配列した半導体装置においで、前記ゲートと向い
合って前記チャネル領域内でのキャリアの流路の広がり
を規定するチャネル面が、前記電界効果トランジスタを
形成する基板の主面に対して垂直に形成されるとともに
、前記ゲートもまた前記主面に垂直な方向に広がりを持
って形成されている。
この発明においては、チャネル領域のチャネル面を基板
の主面と垂直に形成することにより、基板の主面に対し
て電界効果トランジスタ１個当りが占める面積の割合を
実質的に小さくして集積度を高める。
の主面と垂直に形成することにより、基板の主面に対し
て電界効果トランジスタ１個当りが占める面積の割合を
実質的に小さくして集積度を高める。
第１図はこの発明に係る半導体装置の一実施例を示す平
面図である。同図において、１は第２図に示すｐチせネ
ルトランジスタであり、１２は第３図に示すＣＭＯ８ｌ
−ランジスタである。そして、第１図に示すように、こ
れらｎチャネルトランジスタ１とＣＭＯＳトランジスタ
１２とが並列に並べられたものが、一定間隔をもって配
置されている。また、第４図はこの発明に係る半導体装
置の他の実施例を示す平面図であり、ＣＭＯ３ｔ−ラン
ジスタ１２が一定間隔をもって配置されている。
面図である。同図において、１は第２図に示すｐチせネ
ルトランジスタであり、１２は第３図に示すＣＭＯ８ｌ
−ランジスタである。そして、第１図に示すように、こ
れらｎチャネルトランジスタ１とＣＭＯＳトランジスタ
１２とが並列に並べられたものが、一定間隔をもって配
置されている。また、第４図はこの発明に係る半導体装
置の他の実施例を示す平面図であり、ＣＭＯ３ｔ−ラン
ジスタ１２が一定間隔をもって配置されている。
ここで、従来のゲートアレイと異なるのは、ＣＭ ＯＳ
＋−ランジスタ１２を構成するｎチャネル及びｎチャ
ネルトランジスタ１２ｎ、１２ｐと、ｎチャネルトラン
ジスタ１との各々のチャネル領域５．１０内でのキャリ
アの流路の広がりを規定するチャネル面５ａ、１０ａが
、互いに平行で、かつ基板２の主面２ａの垂直な方向に
形成されるとともに、ゲート１３が基板２の主面２ａに
対して垂直な方向に広がりを持って形成されている点で
ある。また、これらに応じて、ドレイン４，９やソース
３，８も、基板２の主面２ａの深さ方向に広がって主面
２ａに垂直に形成されている。
＋−ランジスタ１２を構成するｎチャネル及びｎチャ
ネルトランジスタ１２ｎ、１２ｐと、ｎチャネルトラン
ジスタ１との各々のチャネル領域５．１０内でのキャリ
アの流路の広がりを規定するチャネル面５ａ、１０ａが
、互いに平行で、かつ基板２の主面２ａの垂直な方向に
形成されるとともに、ゲート１３が基板２の主面２ａに
対して垂直な方向に広がりを持って形成されている点で
ある。また、これらに応じて、ドレイン４，９やソース
３，８も、基板２の主面２ａの深さ方向に広がって主面
２ａに垂直に形成されている。
以上のように構成することによりゲートアレイの面積を
縮小することができる。例えば、第２図よりｎチャネル
トランジスタ１を形成するのに要する面積Ｓ２は、主面
２ａ上におけるソー２８およびドレイン９の幅をＤ２と
したとき、Ｓ ＝２ （Ｌｏ＋Ｌｏ＋Ｌｊ ）ｘＤ２
・（２）と概算される。（２）式における幅Ｄ２は（
１）式のチャネル幅Ｄ１に比べ十分に小さいため、ｐチ
ャネルトランジスターの面積Ｓ２が基板２の主面２ａに
占める割合は従来のｎチャネルトランジスタＱ９ （第
１０図）に比べ十分に小さいといえる。
縮小することができる。例えば、第２図よりｎチャネル
トランジスタ１を形成するのに要する面積Ｓ２は、主面
２ａ上におけるソー２８およびドレイン９の幅をＤ２と
したとき、Ｓ ＝２ （Ｌｏ＋Ｌｏ＋Ｌｊ ）ｘＤ２
・（２）と概算される。（２）式における幅Ｄ２は（
１）式のチャネル幅Ｄ１に比べ十分に小さいため、ｐチ
ャネルトランジスターの面積Ｓ２が基板２の主面２ａに
占める割合は従来のｎチャネルトランジスタＱ９ （第
１０図）に比べ十分に小さいといえる。
したがって、ゲートアレイを構成する各トランジスター
、１２ｐ、１２ｎを小型化することなく、高集積化が図
れる。
、１２ｐ、１２ｎを小型化することなく、高集積化が図
れる。
次に、第２図および第３図に示した半導体装置の製造方
法について説明する。第５図は第３図に示すＣＭＯＳト
ランジスタの製造工程を示す平面図及びそのＡ−Ａ矢視
断面図である。以下同図を参照しつつそのＷＩＡＪ造工
程を説明する。なお、第２図に示すｐチャネルトランジ
スターの製造工程についてはＣＭＯＳトランジスター２
を構成するｐチャネルトランジスター２ｐと同じなので
、ここでは省略する。
法について説明する。第５図は第３図に示すＣＭＯＳト
ランジスタの製造工程を示す平面図及びそのＡ−Ａ矢視
断面図である。以下同図を参照しつつそのＷＩＡＪ造工
程を説明する。なお、第２図に示すｐチャネルトランジ
スターの製造工程についてはＣＭＯＳトランジスター２
を構成するｐチャネルトランジスター２ｐと同じなので
、ここでは省略する。
まず、第５図（ａ）に示すように、ｐ型基板２上に塗布
されたレジスト１４をマスクとして、ｎチャネルトラン
ジスタ１２ｎのドレイン４．ソース３及びチャネル領域
５を形成すべき位置にボロンを注入する。そして、レジ
スト１４除去後、同図（ｂ）に示すようにレジスト１５
を塗布し、レジスト１５をマスクとして、ｐチャネルト
ランジスタ１２ｐのドレイン９．ソース８及びチャネル
領域１０を形成すべき位置にリンを注入する。ボロンあ
るいはリンの注入は、深さ方向のボロン（リン）の分布
を制御するために、ボロン（リン）のイオンビームＩＢ
の加速電圧を数種類に変化させて行なわれる（以下、「
多段注入」という。）。
されたレジスト１４をマスクとして、ｎチャネルトラン
ジスタ１２ｎのドレイン４．ソース３及びチャネル領域
５を形成すべき位置にボロンを注入する。そして、レジ
スト１４除去後、同図（ｂ）に示すようにレジスト１５
を塗布し、レジスト１５をマスクとして、ｐチャネルト
ランジスタ１２ｐのドレイン９．ソース８及びチャネル
領域１０を形成すべき位置にリンを注入する。ボロンあ
るいはリンの注入は、深さ方向のボロン（リン）の分布
を制御するために、ボロン（リン）のイオンビームＩＢ
の加速電圧を数種類に変化させて行なわれる（以下、「
多段注入」という。）。
そして、レジスト１５を除去した後、基板２の上面にシ
リコン酸化膜１６を形成し、ゲート１３を形成すべき位
置を選択的にエツチングしてトレンチ１７を形成する（
第２図（Ｃ））。このとき、トレンチ１７がチャネル領
１．！５及び１０と直接に接するようにトレンチ１７の
位置を決定する。このトレンチ１７の形成後、トレンチ
１７の内壁面にシリコン酸化膜１８を形成する（第２図
（ｄ））。
リコン酸化膜１６を形成し、ゲート１３を形成すべき位
置を選択的にエツチングしてトレンチ１７を形成する（
第２図（Ｃ））。このとき、トレンチ１７がチャネル領
１．！５及び１０と直接に接するようにトレンチ１７の
位置を決定する。このトレンチ１７の形成後、トレンチ
１７の内壁面にシリコン酸化膜１８を形成する（第２図
（ｄ））。
このシリコン酸化膜１８のうちチャネル領域５゜１０側
に形成された酸化膜がこの０ＭＯ３Ｉ−ランジスタ１２
のゲート酸化膜となる。
に形成された酸化膜がこの０ＭＯ３Ｉ−ランジスタ１２
のゲート酸化膜となる。
次いで、第５図（ｅ）に示すように、基板２の上面（ト
レンチ１フ内部を含む。）にＣＶＤ法によってドープト
ポリシリコンを積層した後、リソグラフィーで選択的に
パターニングしてゲート１３を形成する。図かられかる
ように、ゲート１３はシリコン酸化膜１６上においてチ
ャネル領域５及び１０上を覆って形成されている。
レンチ１フ内部を含む。）にＣＶＤ法によってドープト
ポリシリコンを積層した後、リソグラフィーで選択的に
パターニングしてゲート１３を形成する。図かられかる
ように、ゲート１３はシリコン酸化膜１６上においてチ
ャネル領域５及び１０上を覆って形成されている。
そして、レジスト１９を塗布し、基板２の上面をこのレ
ジスト１９及びゲート１３をマスクとした自己整合によ
りｎチャネルトランジスタ１２ｎのドレイン４及びソー
ス３を形成すべき位置にリンを多段注入する（第２図（
「））。次いでレジスト１９除去後、レジスト２０を塗
布し、基板２の上面をこのレジスト２０及びゲート１３
をマスクとした自己整合によりｐチャネルトランジスタ
１２ｐのドレイン９及びソース８を形成すべき位置にボ
ロンを多段注入する（第２図（ｇ））。上記したリン及
びボロンの多段注入によるドレイン４゜９、ソース３．
８の形成は、レジスト１９．２０とゲート１３をマスク
とした自己整合により行なわれるため、レジスト１９あ
るいはレジスト２０のマスクずれによりチャネル領域５
．１０に対するドレイン４，９及びソース３，８の位置
ずれは生じない。従って、高集積化に伴いＣＭＯＳトラ
ンジスタ１２の電気的特性が態化することはない。
ジスト１９及びゲート１３をマスクとした自己整合によ
りｎチャネルトランジスタ１２ｎのドレイン４及びソー
ス３を形成すべき位置にリンを多段注入する（第２図（
「））。次いでレジスト１９除去後、レジスト２０を塗
布し、基板２の上面をこのレジスト２０及びゲート１３
をマスクとした自己整合によりｐチャネルトランジスタ
１２ｐのドレイン９及びソース８を形成すべき位置にボ
ロンを多段注入する（第２図（ｇ））。上記したリン及
びボロンの多段注入によるドレイン４゜９、ソース３．
８の形成は、レジスト１９．２０とゲート１３をマスク
とした自己整合により行なわれるため、レジスト１９あ
るいはレジスト２０のマスクずれによりチャネル領域５
．１０に対するドレイン４，９及びソース３，８の位置
ずれは生じない。従って、高集積化に伴いＣＭＯＳトラ
ンジスタ１２の電気的特性が態化することはない。
ところで、この実施例では、ドレ゛イン４，８及びソー
ス３，９を比較的深い位置まで形成することが必要なた
め、注入したリン及びボロンの横方向への広がり（特に
チャネル領域５．１０方向への広がり）をＣＭＯＳトラ
ンジスタ１２の電気的特性に影響がない程度に制御しな
ければならない。
ス３，９を比較的深い位置まで形成することが必要なた
め、注入したリン及びボロンの横方向への広がり（特に
チャネル領域５．１０方向への広がり）をＣＭＯＳトラ
ンジスタ１２の電気的特性に影響がない程度に制御しな
ければならない。
この制御は、予め実験などによってリン、ボロンの横方
向への広がりと、注入する深さやリン、ボロンのイオン
ビームの加速電圧などとの関係を調べておき、それに従
って多段注入を行なうことによって可能である。
向への広がりと、注入する深さやリン、ボロンのイオン
ビームの加速電圧などとの関係を調べておき、それに従
って多段注入を行なうことによって可能である。
その後、レジスト２０を除去しシリコン酸化膜２１を形
成し、ドレイン４，８、ソース３，９及びチャネル領域
５．１０の周囲を選択的にエツチングして素子分離用の
トレンチ２２を形成する（第２図（ｈ））。そして、熱
酸化、ある１ｚＸＬよｃｖＤ法によって、再び基板２の
上面にシリコン酸化膜２３を形成する（第２図（ｉ））
。これによって、トレンチ２２内にもシリコン酸化膜２
３が形成され分離領Ｖ＜２４が形成される。
成し、ドレイン４，８、ソース３，９及びチャネル領域
５．１０の周囲を選択的にエツチングして素子分離用の
トレンチ２２を形成する（第２図（ｈ））。そして、熱
酸化、ある１ｚＸＬよｃｖＤ法によって、再び基板２の
上面にシリコン酸化膜２３を形成する（第２図（ｉ））
。これによって、トレンチ２２内にもシリコン酸化膜２
３が形成され分離領Ｖ＜２４が形成される。
次に、第１図に示す半導体装置の一使用例について第６
図および第７図を基に説明する。ここで、説明のため、
Ｑｌをソース８ａ、ドレイン９ａおよびゲート１３ａに
より構成されるｐチャネル−トランジスタとし、Ｑ２を
ソース３ａ、ドレイン４ａおよびゲート１３ａにより構
成されるｎチャネルトランジスタとし、Ｑ３をソース３
ｂ、ドレイン４ｂおよびゲート１３ｂにより構成される
ｎチャネルトランジスタとし、Ｑ４をソース８ｂ、ドレ
イン９ｂおよびゲート１３ｂにより構成されるｎチャネ
ルトランジスタとする。また、第６図において、２５〜
３４はコンタクトホールであり、ソース８ａと配線３５
とがコンタクトホール２５を介して接続されてソース８
ａに電源電位Ｖｃｃが供給される。またｎチャネルトラ
ンジスタＱ２のソース３ａと配線３６とがコンタクトホ
ール２６を介して接続されてソース３ａに接地電位ＧＮ
Ｄが供給される。なお、ドレイン４ａ、９ａはコンタク
トホール２８．２７を介して配線３７により接続される
。そして、ゲート１３ａおよびドレイン４ｂ、９ｂはコ
ンタクトボール２９．３０．３１を介して配線３８によ
り接続される。また、ソース３ｂと配線３９とがコンタ
クトホール３２を介して接続されてソース３ｂに接地電
位ＧＮＤが供給される。さらに、ソース８ｂと配線４０
とがコンタクトホール３３を介して接続されてソース８
ｂに電源電位■。０が供給される。なお、ゲート１３ｂ
と配線４１とがコンタクトホール３４を介して接続され
て制御入力が与えられる。以上のように構成された半導
体装置の等価回路は第７図に示すものとなる。
図および第７図を基に説明する。ここで、説明のため、
Ｑｌをソース８ａ、ドレイン９ａおよびゲート１３ａに
より構成されるｐチャネル−トランジスタとし、Ｑ２を
ソース３ａ、ドレイン４ａおよびゲート１３ａにより構
成されるｎチャネルトランジスタとし、Ｑ３をソース３
ｂ、ドレイン４ｂおよびゲート１３ｂにより構成される
ｎチャネルトランジスタとし、Ｑ４をソース８ｂ、ドレ
イン９ｂおよびゲート１３ｂにより構成されるｎチャネ
ルトランジスタとする。また、第６図において、２５〜
３４はコンタクトホールであり、ソース８ａと配線３５
とがコンタクトホール２５を介して接続されてソース８
ａに電源電位Ｖｃｃが供給される。またｎチャネルトラ
ンジスタＱ２のソース３ａと配線３６とがコンタクトホ
ール２６を介して接続されてソース３ａに接地電位ＧＮ
Ｄが供給される。なお、ドレイン４ａ、９ａはコンタク
トホール２８．２７を介して配線３７により接続される
。そして、ゲート１３ａおよびドレイン４ｂ、９ｂはコ
ンタクトボール２９．３０．３１を介して配線３８によ
り接続される。また、ソース３ｂと配線３９とがコンタ
クトホール３２を介して接続されてソース３ｂに接地電
位ＧＮＤが供給される。さらに、ソース８ｂと配線４０
とがコンタクトホール３３を介して接続されてソース８
ｂに電源電位■。０が供給される。なお、ゲート１３ｂ
と配線４１とがコンタクトホール３４を介して接続され
て制御入力が与えられる。以上のように構成された半導
体装置の等価回路は第７図に示すものとなる。
次に、第４図に示す半導体装置の一使用例について第８
図および第９図を基に説明する。ここで、説明のため、
Ｑ５をソース８ｃ、ドレイン９Ｃおよびゲート１３Ｃに
より構成されるｎチャネルトランジスタとし、Ｑ６をソ
ース３ｃ、ドレイン４Ｃおよびゲート１３Ｇにより構成
されるｎチャネルトランジスタとし、Ｑ７をソース３ｄ
、ドレイン４ｄおよびゲート１３ｄにより構成されるｎ
チャネルトランジスタとし、Ｑ８をソース８ｄ、ドレイ
ン９ｄおよびゲート１３ｄにより構成されるｎチャネル
トランジスタとする。また、第８図において、４２〜５
１はコンタクトホールであり、ソース８Ｃと配線５２と
がコンタクトホール４２を介して接続されてソース８Ｃ
に電源電位Ｖ。０が供給される。そして、ソース３Ｃと
配線５３とがコンタクトホール４３を介して接続されて
ソース３Ｃに接地電位ＧＮＤが供給される。なお、ドレ
イン４ｃ、９ｃおよびゲート１３ｄはコンタクトホール
４５．４４．４６を介して配線５４により接続される。
図および第９図を基に説明する。ここで、説明のため、
Ｑ５をソース８ｃ、ドレイン９Ｃおよびゲート１３Ｃに
より構成されるｎチャネルトランジスタとし、Ｑ６をソ
ース３ｃ、ドレイン４Ｃおよびゲート１３Ｇにより構成
されるｎチャネルトランジスタとし、Ｑ７をソース３ｄ
、ドレイン４ｄおよびゲート１３ｄにより構成されるｎ
チャネルトランジスタとし、Ｑ８をソース８ｄ、ドレイ
ン９ｄおよびゲート１３ｄにより構成されるｎチャネル
トランジスタとする。また、第８図において、４２〜５
１はコンタクトホールであり、ソース８Ｃと配線５２と
がコンタクトホール４２を介して接続されてソース８Ｃ
に電源電位Ｖ。０が供給される。そして、ソース３Ｃと
配線５３とがコンタクトホール４３を介して接続されて
ソース３Ｃに接地電位ＧＮＤが供給される。なお、ドレ
イン４ｃ、９ｃおよびゲート１３ｄはコンタクトホール
４５．４４．４６を介して配線５４により接続される。
そして、ゲート１３Ｇを介してドレイン４ｄ、９ｄはコ
ンタクトホール４７〜４９を介して配線５５により接続
される。また、ソース３ｄと配線５６とがコンタクトー
ルール５０を介して接続されてソース３ｄに接地電位Ｇ
ＮＤが供給される。さらに、ソース８ｄと配線５７とが
コンタクトホール５１を介して接続されてソース８ｄに
電源電位Ｖ。０が供給される。以上のように構成された
半導体装置の等価回路は第９図に示すものとなる。
ンタクトホール４７〜４９を介して配線５５により接続
される。また、ソース３ｄと配線５６とがコンタクトー
ルール５０を介して接続されてソース３ｄに接地電位Ｇ
ＮＤが供給される。さらに、ソース８ｄと配線５７とが
コンタクトホール５１を介して接続されてソース８ｄに
電源電位Ｖ。０が供給される。以上のように構成された
半導体装置の等価回路は第９図に示すものとなる。
なお、上記実施例では半導体装置を構成する半導体素子
がｎチャネルトランジスタおよびｎチャネルトランジス
タの２種類の場合について説明したが、ｎチャネルトラ
ンジスタのみあるいはｎチャネルトランジスタのみで構
成した場合にも同様の効果を奏する。
がｎチャネルトランジスタおよびｎチャネルトランジス
タの２種類の場合について説明したが、ｎチャネルトラ
ンジスタのみあるいはｎチャネルトランジスタのみで構
成した場合にも同様の効果を奏する。
以上のように、この発明によればチャネル面やゲートが
基板の主面に対して垂直に形成することにより、主面に
対して電界効果トランジスタ１個当りが占める面積の割
合を小さくすることができるため、電界効果トランジス
タ自体を小型化することなく、高集積度の半導体装置が
得られる効果がある。
基板の主面に対して垂直に形成することにより、主面に
対して電界効果トランジスタ１個当りが占める面積の割
合を小さくすることができるため、電界効果トランジス
タ自体を小型化することなく、高集積度の半導体装置が
得られる効果がある。
第１図はこの発明に係る半導体装置の一実施例を示す平
面図、第２図は第１図に示す半導体装置を構成するｐチ
ャネルトランジスタを示す概略図、第３図は第１図およ
び第４図に示す半導体装置を構成するＣＭＯＳトランジ
スタを示す概略図、第４図はこの発明に係る半導体装置
の他の実施例を示す平面図、第５図は第３図で示したＣ
ＭＯＳトランジスタの製造工程において平面及びそのＡ
−Ａ矢視断面を示す図、第６図は第１図に示す半導体装
置の一使用例を示す図、第７図は第６図の等両回路を示
す図、第８図は第４図に示す半導体装置の一使用例を示
す図、第９図は第８図の等両回路を示す図、第１０図は
従来の半導体装置を構成する半導体素子の概略図である
。 図において、１．１２ｐはｐチャネルトランジスタ、２
はシリコン基板、２ａは主面、３．８はソース、４．９
はドレイン、５．１０はチャネル領域、５ａ、１０ａは
チャネル面、１３はゲート、１２ｎＧ、ｔｎ′ｆ−ヤネ
ルトランジスタ、Ｌｃはチャネル長である。 なお、各図中同一符号は同一または相当部分を示す。
面図、第２図は第１図に示す半導体装置を構成するｐチ
ャネルトランジスタを示す概略図、第３図は第１図およ
び第４図に示す半導体装置を構成するＣＭＯＳトランジ
スタを示す概略図、第４図はこの発明に係る半導体装置
の他の実施例を示す平面図、第５図は第３図で示したＣ
ＭＯＳトランジスタの製造工程において平面及びそのＡ
−Ａ矢視断面を示す図、第６図は第１図に示す半導体装
置の一使用例を示す図、第７図は第６図の等両回路を示
す図、第８図は第４図に示す半導体装置の一使用例を示
す図、第９図は第８図の等両回路を示す図、第１０図は
従来の半導体装置を構成する半導体素子の概略図である
。 図において、１．１２ｐはｐチャネルトランジスタ、２
はシリコン基板、２ａは主面、３．８はソース、４．９
はドレイン、５．１０はチャネル領域、５ａ、１０ａは
チャネル面、１３はゲート、１２ｎＧ、ｔｎ′ｆ−ヤネ
ルトランジスタ、Ｌｃはチャネル長である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）ドレインとソースとの間に形成されるチャネル領
域とゲートとが対向して配置される電界効果トランジス
タを複数有し、前記電界効果トランジスタを格子点状に
配列した半導体装置において、 前記ゲートと向い合って前記チャネル領域内でのキャリ
アの流路の広がりを規定するチャネル面が、前記電界効
果トランジスタを形成する基板の主面に対して垂直に形
成されるとともに、前記ゲートもまた前記主面に垂直な
方向に広がりを持つて形成されたことを特徴とする半導
体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020733A JPH01194437A (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
| US07/301,402 US4967257A (en) | 1988-01-29 | 1989-01-19 | Semiconductor device having field effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020733A JPH01194437A (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194437A true JPH01194437A (ja) | 1989-08-04 |
Family
ID=12035388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020733A Pending JPH01194437A (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4967257A (ja) |
| JP (1) | JPH01194437A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0482271A (ja) * | 1990-07-24 | 1992-03-16 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5315143A (en) * | 1992-04-28 | 1994-05-24 | Matsushita Electric Industrial Co., Ltd. | High density integrated semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990013918A1 (fr) * | 1989-05-12 | 1990-11-15 | Oki Electric Industry Co., Ltd. | Transistor a effet de champ |
| MY107475A (en) * | 1990-05-31 | 1995-12-30 | Canon Kk | Semiconductor device and method for producing the same. |
| US5364810A (en) * | 1992-07-28 | 1994-11-15 | Motorola, Inc. | Methods of forming a vertical field-effect transistor and a semiconductor memory cell |
| US8232624B2 (en) * | 2009-09-14 | 2012-07-31 | International Business Machines Corporation | Semiconductor structure having varactor with parallel DC path adjacent thereto |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59129472A (ja) * | 1983-01-14 | 1984-07-25 | Sanyo Electric Co Ltd | Ｍｏｓ型トランジスタ |
| JPS61234546A (ja) * | 1985-04-10 | 1986-10-18 | Fujitsu Ltd | ゲ−トアレイ及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835585A (en) * | 1984-11-26 | 1989-05-30 | American Telephone And Telegraph Company, At&T Bell Laboratories | Trench gate structures |
| JPH0626245B2 (ja) * | 1986-01-14 | 1994-04-06 | 日本電気株式会社 | 相補型絶縁ゲ−ト電界効果トランジスタおよびその製造方法 |
| US4835584A (en) * | 1986-11-27 | 1989-05-30 | American Telephone And Telegraph Company, At&T Bell Laboratories | Trench transistor |
| US4881105A (en) * | 1988-06-13 | 1989-11-14 | International Business Machines Corporation | Integrated trench-transistor structure and fabrication process |
-
1988
- 1988-01-29 JP JP63020733A patent/JPH01194437A/ja active Pending
-
1989
- 1989-01-19 US US07/301,402 patent/US4967257A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5315143A (en) * | 1992-04-28 | 1994-05-24 | Matsushita Electric Industrial Co., Ltd. | High density integrated semiconductor device |
| US5409850A (en) * | 1992-04-28 | 1995-04-25 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing a high density semiconductor device |
| US5541432A (en) * | 1992-04-28 | 1996-07-30 | Matsushita Electric Industrial Co., Ltd. | Silicon on insulator field effect transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| US4967257A (en) | 1990-10-30 |
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