KR0186079B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조방법에 관한 것으로, 반도체 기판 상의 소정 부분에 사파이어 절연막을 형성하는 공정과; n웰을 형성하는 공정과; 실리콘 에피텍셜 공정으로 상기 사파이어 절연막 상에 P형 단결정 실리콘 막을 성장시키는 공정과; 상기 단결정 실리콘막을 포함한 기판 상에 게이트 절연막을 성장시키는 공정과; 상기 게이트 절연막 상에 다결정 실리콘막을 형성하는 공정과; 상기 n웰 내에 고농도의 p형 웰을 형성하는 공정을 구비하여 소자 제조를 완료함으로써, 각 CMOS간의 격리가 절연체인 사파이어를 통해 이루어지므로 완전격리 상태를 유지할 수 있으며, NMOS 트랜지스터와 PMOS 트랜지스터 간의 2차원적인 오버 랩(over lap) 구조에 의해 격리를 위한 2차원적인 공간이 감소시킬 수 있게 되어 초고집적(higher density) CMOS 구조의 회로 설계가 가능하고, 절연체인 사파이어를 이용한 소자 간의 격리 기술로 래치-업(latch-up) 특성을 개선시킬 수 있는 고신뢰성의 반도체 소자를 구현할 수 있게 된다.
Description
제1도는 종래 기술에 따른 반도체 소자의 단면 구조를 도시한 단면도,
제2(a)도 내지 제2(n)도는 본 발명에 따른 반도체 소자의 제조공정을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 사파이어 절연막
14 : 감광막 패턴 16 : 열산화막
16' : 게이트 절연막 18 : n형 웰
20 : 단결정 실리콘막 22 : 다결정 실리콘막
24 : 고농도의 p형 웰 26 : 고농도의 n형 웰
28 : BPSG막 30 : 금속막
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 초고집적 및 초고속 특성을 가지는 시모스(이하, CMOS라 한다) 회로 구성에 적합하도록 설계된 SOI(silicon on insulator) 공정을 이용한 CMOS 구조의 반도체 소자 제조방법에 관한 것이다.
종래의 SOI를 이용한 CMOS 구조는 제1도에 도시된 단면도에서 알 수 있듯이 사파이어(sapphire) 기판(1) 위에 실리콘 에피텍셜을 성장시킨 후 이를 식각하고, 보론 이온주입과 인 이온주입 공정을 실시한 뒤, 상기 패턴 상에 산화막(2)을 형성하고, 이어 다결정 실리콘막(3)을 증착한 후 이를 식각하고, 이온주입공정을 통해 N-MOS와 P-MOS를 형성시킨 구조로 되어 있다.
즉, 절연체인 사파이어 위에 단결정 실리콘 에피텍셜을 성장시킨 후, 실리콘 에치 공정으로 N-MOS 트랜지스터와 P-MOS 트랜지스터간의 소자격리(isolation)를 실시하여 CMOS 구조가 형성됨을 알 수 있다.
그러나, 상기와 같이 소자를 제조하게 될 경우에는 N-MOS 트랜지스터와 P-MOS 트랜지스터 간의 격리를 위해 상기 N-MOS 트랜지스터와 P-MOS 트랜지스터 사이에 2차원적인 공간이 요구되므로 SOI 공정이 추구하는 초고집적 회로 설계시 한계가 따르게 되는 단점을 가지게 된다.
이에 본 발명은 상기와 같은 단점을 해결하기 위하여 이루어진 것으로, 반도체 기판 위에 단결정 실리콘 에피텍셜이 가능한 사파이어를 성장시킨 후 상기 사파이어 위로 단결정 실리콘을 에피텍셜하는 방법으로 CMOS 소자를 제조함으로써, 초고집적, 초고속 특성을 갖는 CMOS 회로 구성에도 적용 가능하도록 설계된 반도체 소자 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조방법은 반도체 기판 상의 소정 부분에 사파이어 절연막을 형성하는 공정과; n웰을 형성하는 공정과; 실리콘 에피텍셜 공정으로 상기 사파이어 절연막 상에 P형 단결정 실리콘막을 성장시키는 공정과; 상기 단결정 실리콘막을 포함한 기판 상에 게이트 절연막을 성장시키는 공정과; 상기 게이트 절연막 상에 다결정 실리콘막을 형성하는 공정과; 상기 n웰 내에 고농도의 p형 웰을 형성하는 공정 및; 상기 단결정 실리콘막 내에 고동농도의 n형 웰을 형성하는 공정을 구비하여 소자 제조를 완료하는 것을 특징으로 한다.
상기 공정 결과, 격리를 위한 2차원적 공간을 감소시킬 수 있게 되어 초고집적 CMOS 구조의 반도체 소자를 구현할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
제2(a)도 내지 제2(n)도는 본 발명에 따른 반도체 소자의 제조방법을 도시한 공정수순도를 도시한 것으로, 이를 참조하여 그 제조 공정을 구체적으로 살펴보면 다음과 같다.
먼저, 제2(a)도에 도시된 바와같이 반도체 기판(10) 위에 사파이어 절연막 (12)을 에피텍셜 공정으로 증착시켜 제2(b)도에 도시된 형태의 패턴을 형성하고, 감광막 패턴(14)을 마스크로 한 사진식각공정으로 상기 사파이어 절연막(12)을 제2(c)도에 도시된 바와 같이 식각처리한다.
이후, 제2(d)도에 도시된 바와 같이 상기 감광막 패턴(14)을 제거하고, 상기 사파이어 절연막(12) 좌.우측의 기판(10) 상에 열산화막(16)을 성장시킨 후, 상기 패턴 상에 인을 이온주입하여 상기 기판 내에 n형 웰(18)을 형성한다.
그 다음, 제2(e)도에 도시된 바와 같이 상기 사파이어 절연막(12)상에 실리콘 에피텍셜 공정으로 p형(type) 단결정 실리콘막(20)을 성장시키고, 제2(f)도에 도시된 바와 같이 상기 열산화막(16)을 제거한다.
이어서, 제2(g)도에 도시된 바와 같이 전 단계에서 형성된 패턴 전면에 열산화 공정으로 게이트 절연막(16')을 형성하고, 제2(h)도에 도시된 바와 같이 상기 게이트 절연막(16') 상에 다결정 실리콘막(22)을 증착한다.
그 다음, 제2(i)도에 도시된 바와 같이 감광막 패턴(14)을 마스크로 한 사진식각공정으로 상기 다결정 실리콘막(22)을 선택 식각하여 게이트 전극을 형성한 뒤 감광막 패턴(14)을 제거하고, 이어 제2(j)도에 도시된 바와 같이 상기 게이트 전극 상에 다시 감광막 패턴(14)을 형성한 뒤, 이를 마스크로 보론을 이온주입하고, 마스크로 이용된 상기 감광막 패턴(14)을 제거한다.
계속해서, 제2(k)도에 도시된 바와 같이 n형 웰(18) 상의 다결정 실리콘막(22) 및 게이트 절연막(16') 상에 감광막 패턴(14)을 형성하고, 상기 패턴에 비소(arsenic)를 이온주입한 뒤 상기 감광막 패턴(14)을 제거한다.
다음으로, 제2(l)도에 도시된 바와 같이 열공정을 실시하여 n형 웰(18) 내에는 고농도의 p형 웰(24)을 형성하고, 게이트 패턴 내의 단결정 실리콘막(20) 내에는 고농도의 n형 웰(26)을 형성한다.
그 다음, 제2(m)도에 도시된 바와 같이 상기 패턴 전면에 절연막인 BPSG막(28)을 증착한 뒤, 제2(n)도에 도시된 형태로 이를 선택식각하고, 금속막(30)을 형성하여 NMOS 트랜지스터와 PMOS 트랜지스터를 형성함으로써 본 공정을 완료한다.
상술한 바와 같이 본 발명에 의하면, 각 CMOS 간의 격리가 절연체인 사파이어를 통해 이루어지므로 완전격리 상태를 유지할 수 있으며, NMOS 트랜지스터와 PMOS 트랜지스터 간의 2차원적인 오버 랩(over lap) 구조에 의해 격리를 위한 2차원적인 공간이 감소시킬 수 있게 되어 초고집적(higher density) CMOS 구조의 회로 설계가 가능하고, 절연체인 사파이어를 이용한 소자 간의 격리 기술로 래치-업(latch-up) 특성을 개선시킬 수 있는 고신뢰성의 반도체 소자를 구현할 수 있게 된다.
Claims (3)
- (정정) 반도체 기판 상의 소정 부분에 사파이어 절연막을 형성하는 공정과; n웰을 형성하는 공정과; 실리콘 에피텍셜 공정으로 상기 사파이어 절연막 상에 P형 단결정 실리콘막을 성장시키는 공정과; 상기 단결정 실리콘막을 포함한 기판 상에 게이트 절연막을 성장시키는 공정과; 상기 게이트 절연막 상의 소정부분에 다결정 실리콘막을 형성하는 공정과; 상기 n웰 내에 고농도의 p형 웰을 형성하는 공정 및; 상기 단결정 실리콘막 내에 고동농도의 n형 웰을 형성하는 공정을 구비하여 제조되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 사파이어 절연막은 에피텍셜 증착을 통해 성장되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 단결정 실리콘막은 상기 사파이어 절연막 좌.우측 기판 상에 열산화막을 성장시키는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
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| KR1019950021544A KR0186079B1 (ko) | 1995-07-21 | 1995-07-21 | 반도체 소자 제조방법 |
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| KR1019950021544A KR0186079B1 (ko) | 1995-07-21 | 1995-07-21 | 반도체 소자 제조방법 |
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| KR1019950021544A KR0186079B1 (ko) | 1995-07-21 | 1995-07-21 | 반도체 소자 제조방법 |
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1995
- 1995-07-21 KR KR1019950021544A patent/KR0186079B1/ko not_active IP Right Cessation
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| KR970008423A (ko) | 1997-02-24 |
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