KR19980068006A - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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KR19980068006A KR1019970004411A KR19970004411A KR19980068006A KR 19980068006 A KR19980068006 A KR 19980068006A KR 1019970004411 A KR1019970004411 A KR 1019970004411A KR 19970004411 A KR19970004411 A KR 19970004411A KR 19980068006 A KR19980068006 A KR 19980068006A
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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 종래의 반도체 소자 및 그 제조방법은 LDD구조의 소스 및 드레인을 형성하기 위해 마스크사용이 증가하고, 각웰이 소자의 특성을 열화시키는 문제점이 있었으며, 이와 같은 문제점을 감안한 본 발명은 기판(21)의 상부전면에 산화막(22)과 사파이어층(23)을 증착하는 단계와; 상기 사파이어층(23)의 상부에 포토레지스트(P/R)를 도포하고 두 개의 웰패턴을 형성하는 단계와; 상기 두 개의 웰패턴이 형성된 사파이어(23)의 상부에 에피층(24)을 성장시키는 단계와; 상기 에피층(24)의 상부중앙을 식각하여 트랜치구조를 형성하는 단계와; 상기 트랜치구조가 형성된 에피층(24)의 상부 및 측면에 다결정실리콘(25)과 산화막(26)을 증착하는 단계와; 상기 에피층(24)의 트랜치구조 좌우측 상부 및 트랜치구조의 하부에 증착된 다결정실리콘(25)과 산화막(26)을 식각하는 단계와; 상기 다결정실리콘(25)과 산화막(26)의 식각으로 노출된 에피층(24)에 산화막(27)을 증착하는 단계와; 상기 측면에 다결정실리콘(25)과 산화막(26)이 형성되고, 그 트랜치구조의 평탄한 면에 산화막(27)이 증착된 트랜치구조의 에피층(24)에 불순물 이온을 주입하여 문턱전압을 조절하는 단계와; 상기 트랜치구조 좌우측 에피층(24)의 상부에 증착된 산화막(26)을 식각하고, 에피층(24)의 트랜치구조 내에 다결정실리콘(28)을 증착하는 단계와; 상기 트랜치구조가 다결정실리콘(28)으로 채워진 에피층(24)의 상부 전면에 버퍼산화막(29)을 증착하는 단계와; 상기 트랜치구조가 다결정실리콘(28)으로 채워진 두 에피층(24)의 일 측에 포토레지스트(P/R)를 도포하고 노광한 후, 고농도 N형불순물 이온을 상기 버퍼산화막(29)을 통해 타측 에피층(24)에 이온주입하여 LDD구조의 N형 소스 및 드레인을 형성하는 단계와; 상기 트랜치구조가 다결정실리콘(28)으로 채워진 두 에피층(24)의 나측에 포토레지스트(P/R)를 도포하고 노광한 후, 고농도 P형불순물 이온을 상기 버퍼산화막(29)을 통해 일측 에피층(24)에 이온주입하여 LDD구조의 P형 소스 및 드레인을 형성하는 단계와; 상기 포토레지스트(P/R)를 제거하는 공정단계로 기판(21)과, 상기 기판(21)의 상부전면에 증착된 산화막(22)과, 상기 산화막(22)의 상부에 이격되어 형성한 두 사파이어층(23)과, 상기 두 사파이어층(23)중 일측 사파이어층(23)의 상부에 형성된 LDD구조의 P형 소스 및 드레인을 포함하는 트랜치구조의 에피층(24)과, 상기 두 사파이어층(23)중 타측 사파이어층(23)의 상부에 형성된 LDD구조의 N형 소스 및 드레인을 포함하는 트랜치구조의 에피층(24)과, 상기 두 에피층(24)의 트랜치구조 내에 형성된 산화막(27)과 다결정실리콘(28)을 포함하는 게이트와, 상기 두 에피층(24)사이에서 두 에피층(24)을 분리하여 다결정실리콘(25) 및 산화막(26)으로 구성되는 반도체 소자를 제조함으로써, 자기정렬 방식으로 LDD구조의 소스 및 드레인을 형성함으로써, 마스크 제작에 필요한 비용을 절감하는 효과와 아울러 그 소자간 및 소자와 기판간에 영향을 최소화 함으로써, 반도체 소자의 동작특성을 향상시키는 효과가 있다.

Description

반도체 소자 및 그 제조방법
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 소자간의 분리영역을 강화하여 반도체 소자의 특성을 향상시키는데 적당하도록 한 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체 소자의 집적도를 증가시키기 위해 그 반도체 소자의 크기 및 소자간의 분리를 위한 분리영역의 크기가 감소함으로써, 반도체 소자 상호간에 영향을 주어 래치업(LTTCH-UP), 열전하발생 등의 반도체 소자의 특성을 열화시키는 현상들이 발생하고 있으며, 이러한 종래 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1은 종래 반도체 소자의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 서로 다른 종류의 불순물을 주입하여 N웰(2) 및 P(3)웰을 형성하는 단계(도 1a)와; 상기 N웰(2) 및 P(3)웰의 접합면 상부와 상기 N웰(2) 및 P웰(3)과 기판(1)의 접합면 상부에 필드산화막(4)를 증착하는 단계(도1b)와; 상기 필드산화막(4)의 사이의 N웰(2) 및 P(3)웰의 상부전면에 게이트산화막(5) 및 다결정실리콘(6)을 순차적으로 증착하고, 포토레지스트 도포 및 게이트패턴을 형성하는 단계(도1c)와; 상기 그 상부에 게이트(5,6)가 형성된 N웰(2)의 상부에 포토레지스트(P/R)를 두껍게 도포하고 노광한 후, 상기 P윌(3)의 게이트(5,6)와 필드산화막(4)의 사이에 저농도 N형 불순물 이온을 이온주입하여 저농도 N형 소스 및 드레인(7)을 형성하는 단계(도 1d)와; 상기 포토레지스트(P/R)를 제거한 후, 상기 저농도 N형 소스 및 드레인(7)이 형성된 P웰(3)의 상부에 두꺼운 포토레지스트(P/R)를 도포 및 노광한 다음, 그 상부에 게이트(5,6)와 필드산화막(4) 사이의 N웰(2)에 저농도 P형 불순물원자를 주입하여 저농도 P형 소스 및 드레인을 형성하는 단계(도 1e)와; 상기 포토레지스트(P/R)를 제거한 후, 상기 두 게이트(5,6)의 양측면에 측벽(9)을 형성하는 단계(도1f)와; 상기 양측면에 측벽(9)을 포함하는 게이트(5,6)가 그 상부에 형성된 N웰(2)의 상부에 포토레지스트(P/R)를 도포 및 노광한 후, 상기 P웰(3)의 상부의 측벽(9)과 필드산화막(4)사이에 고농도 N형 불순물이온을 주입하여 고농도 N형 소스 및 드래인(10)을 형성하는 단계(도1g)와; 상기 포토레지스트(P/R)를 제거한 후, 고농도 및 저농도의 N형 소스 및 드레인(7),(10)이 형성된 P웰(3)의 상부에 포토레지스트(P/R)를 도포 및 노광한 후, 상기 측벽(9)과 필드산화막(4)의 사이에 노출된 N웰(2)에 고농도 P형 불순물 이온을 주입하여 고농도 N형 불순물 소스 및 드레인(11)을 형성하는 단계(도1h)와; 상기 포토레지스트(P/R)을 제거하는 단계(도 1i)로, 도 1i에 도시된 바와 같이 기판(1)과, 기판(1)의 상부에 형성된 N웰(2) 및 P웰(3)과, 상기 N웰(2), P웰(2), 기판(1)의 접합면 상부에 형성한 필드산화막(4)과, 상기 N웰(2) 및 P웰(3)의 중앙상부에 형성된 게이트산화막(5) 및 다결정실리콘(6)을 포함하는 게이트와, 상기 게이트(5,6)과 필드산화막(4)의 사이에 있는 P웰(3) 및 N웰(2)의 노출면 하부의 엘디디구조의 N형 소스 및 드레인(7,10) 및 P형 소스 및 드레인(8,11)으로 구성된 반도체 소자를 제조한다.
이하, 상기와 같은 종래의 반도체 소자 및 그 제조방법을 좀더 상세히 설명한다.
먼저, 도 1a에 도시한 바와 같이 기판(1)에 P형 및 N형 불순물 이온을 주입하여 P웰(3) 및 N웰(2)을 형성한다.
그 다음, 도 1b에 도시한 바와 같이 기판(1), P웰(3), N웰(2)의 각 접합면 상부에 소자의 분리를 위한 필드산화막(4)을 형성한다. 이때, 필드산화막(4)이 기판(1) 또는 각 웰(2),(3)에 매몰되는 부분의 두게가 두꺼울수록 소자효과는 증가하지만 필드산화막(4)의 크기가 커지면 그 소자가 형성될 웰(2),(3)의 외부에 노출된 부분의 크기가 상대적으로 감소하는 문제가 있다.
그 다음, 도 1c에 도시한 바와 같이 상기 N웰(2) 및 P웰(3)의 상부중앙에 게이트산화막(5)가 다결정실리콘(6)을 순차적으로 증착하고, 포토레지스트를 도포한 후, 게이트 패턴을 형성하고 식각함으로써 게이트를 형성한다.
그 다음, 도 1d 및 도 1e에 도시한 바와 같이 포토레지스트(P/R)를 이온주입 마스크로 하여 P웰(3) 및 N웰(2)의 상부중앙에 형성된 게이트와 각 웰의 접합면 상부에 형성된 필드산화막(4)의 사이에 저농도 N형 소스 및 드레인(7)과 저농도 P형 소스 및 드레인(8)을 번갈아 형성한다.
그 다음, 도 1f에 도시한 바와 같이 상기 포토레지스트(P/R)를 제거한 후, 각 웰(2),(3)의 상부중앙에 형성된 게이트의 양측면에 측벽(9)을 형성한다.
그 다음, 도 1g 및 도 1h에 도시한 바와 같이 상기 형성된 측벽(9)을 이온주입 마스크로 하는 고농도 N형 및 P형 불순물 이온주입으로, 고농도 소스 및 드레인(10),(11)을 형성한다. 이때 역시 이온주입 공정의 영역선택을 목적으로 포토레지스트(P/R)을 N웰(2) 및 P웰(3)의 상부에 번갈아 도포하고, 노광한다.
상기한 바와 같이 종래의 반도체 소자 제조방법은 그 공정의 단계가 복잡하고, 그 제조방법으로 제조한 반도체 소자는 각 소자가니의 분리를 위해 필드산화막을 형성하였지만 P웰 및 N웰이 접합되어있어 래치업 등의 소자의 특성을 열화시키는 현상이 발생함과 아울러 소스 및 드레인과 웰사이의 접합용량이 커짐으로써 소자의 동작속도가 감소하는 문제점과 드레인과 웰사이에 전압이 인가됨에 따라 열전하기 발생하여 소자의 특성을 감소시키는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 기판에 형성하는 각 웰을 분리시켜 각 웰간에 영향을 주지 않는 반도체 소자 및 그 제조방법의 제공에 그 목적이 있다.
도 1은 종래 반도체 소자의 제조공정 수순단면도.
도 2는 본 발명에 의한 반도체 소자의 제조공정 수순단면도.
*도면의 주요부분에 대한 부호의 설명*
21: 기판22,26,27: 산화막
23: 사파이어층24: 에피층
25,28: 다결정실리콘29: 버퍼산화막
P/R포토레지스트
상기와 같은 목적은 기판의 상부에 절연층을 형성하고, 그 절연층의 상부에 웰을 독립적으로 성장시킨 후, 웰에 반도체 소자를 제조함으로써 달성되는 것으로, 이와 같은 본 발명에 의한 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 반도체 소자의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(21)의 상부전면에 산화막(22)과 사파이어(23)를 증착하는 단계(도2a)와; 상기 사파이어(23)의 상부에 포토레지스트(P/R)를 도포하고 웰패턴을 형성하는 단계(도2b)와; 상기 웰패턴이 형성된 사파이어(23)의 상부에 에피층(24)을 성장시키는 단계(도2c)와; 상기 에피층(24)의 상부중앙을 식각하여 트랜치구조를 형성하는 단계(도2d)와; 상기 트랜치구조가 형성된 에피층(24)의 상부 및 측면에 다결정실리콘(25)과 산화막(26)을 증착하는 단계(도2e)와; 상기 에피층(24)의 트랜치구조 좌우측 상부 및 트랜치구조의 하부에 증착된 다결정실리콘(25)과 산화막(26)을 식각하는 단계(도2f)와; 상기 다결정실리콘(25)과 산화막(26)의 식각으로 노출된 에피층(24)에 산화막(27)을 증착하는 단계(도2g)와; 상기 측면에 다결정실리콘(25)과 산화막(26)이 형성되고, 그 트랜치구조의 평탄한 면에 산화막(27)이 증착된 트랜치구조의 에피층(24)에 불순물 이온을 주입하여 문턱전압을 조절하는 단계(도2h)와; 상기 트랜치구조 좌우측 에피층(24)의 상부에 증착된 산화막(26)을 식각하고, 에피층(24)의 트랜치구조 내에 다결정실리콘(28)을 증착하는 단계(도2i)와; 상기 트랜치구조가 다결정실리콘(28)으로 채워진 에피층(24)의 상부 전면에 버퍼산화막(29)을 증착하는 단계(도2j)와; 상기 트랜치구조가 다결정실리콘(28)으로 채워진 두 에피층(24)의 일 측에 포토레지스트(P/R)를 도포하고 노광한 후, 고농도 N형불순물 이온을 상기 버퍼산화막(29)을 통해 타측 에피층(24)에 이온주입하여 LDD구조의 N형 소스 및 드레인을 형성하는 단계(도 2k)와; 상기 트랜치구조가 다결정실리콘(28)으로 채워진 두 에피층(24)의 타측에 포토레지스트(P/R)를 도포하고 노광한 후, 고농도 P형불순물 이온을 상기 버퍼산화막(29)을 통해 일측 에피층(24)에 이온주입하여 LDD구조의 P형 소스 및 드레인을 형성하는 단계(도21)와; 상기 포토레지스트(P/R)를 제거하는 단계(도2m)로 기판(21)과, 상기 기판(21)의 상부전면에 증착된 산화막(22)과, 상기 산화막(22)의 상부에 이격되어 형성한 두 사파이어층(23)과, 상기 두 사파이어층(23)중 일측 사파이어층(23)의 상부에 형성된 LDD구조의 P형 소스 및 드레인을 포함하는 트랜치구조의 에피층(24)과, 상기 두 사파이어층(23)중 타측 사파이어층(23)의 상부에 형성된 LDD구조의 N형 소스 및 드레인을 포함하는 트랜치구조의 에피층(24)과, 상기 두 에피층(24)의 트랜치구조 내에 형성된 산화막(27)과 다결정실리콘(28)을 포함하는 게이트와, 상기 두 에피층(24)사이에서 두 에피층(24)을 분리하는 다결정실리콘(25) 및 산화막(26)으로 구성되는 반도체 소자를 제조한다.
이하, 상기와 같은 본 발명에 의한 반도체 소자 및 그 제조방법을 좀더 상세히 설명한다.
먼저, 도 2a에 도시한 바와 같이 기판(21)의 상부에 산화막(22) 및 사파이어층(23)을 순차적으로 증착한다. 그 다음, 상기 증착된 사파이어층(23)의 상부에 포토레지스트(P/R)를 도포한 후, 각각 분리된 두 개의 사파이어층(23)을 형성하는 패턴을 형성한다.
그 다음, 도 2b에 도시한 바와 같이 상기 포토레지스트(P/R)를 식각 마스크로 하여 사파이어층(23)을 식각한 후, 포토레지스트(P/R)를 제거한다.
그 다음, 도 2c에 도시한 바와 같이 상기 식각으로, 독립적인 두 개의 층으로 분리된 사파이어층(23)의 상부에 각각 에피층(24)을 성장시킨다.
그 다음, 도2d에 도시한 바와 같이 상기 성장한 두 에피층(24)의 상부중앙을 식각하여 트랜치구조의 에피층(24)으로 만든다.
그 다음, 도 2e에 도시한 바와 같이 상기 그 상부중앙이 식각됨으로써, 요철모양을 갖는 에피층(24)의 상부 및 측면에 다결정실리콘(25) 및 산화막(26)을 순차적으로 증착한다. 이때 산화막(26)은 고온저압의 분위기에서 증착한 산화막 즉, HLD를 사용한다.
그 다음, 도 2f에 도시한 바와 같이 상기 트랜치구조 에피층(24)의 평탄한 면에 증착된 다결정실리콘(25) 및 산화막(26)을 식각하여, 두 트랜치구조 에피층(24)의 사이에 격리구조를 형성하고, 그 트랜치구조의 홈에는 이온주입시 주입되는 이온의 버퍼역할을 할 수 있도록 다결정실리콘(25) 및 산화막(26)을 남겨둔다. 이러한 식각 공정은 특별히 에치백(ETCH BACK)이라 한다.
그 다음, 도 2g에 도시한 바와 같이 상기 에치백으로 트랜치구조의 에피층(24)에서 외부에 노출된 평탄한 부분에 산화막(27)을 증착한다.
그 다음, 도 2h에 도시한 바와 같이 생성될 반도체 소자의 문턱전압을 조절하기 위하여 이온을 주입한다.
그 다음, 도 2i에 도시한 바와 같이 상기 에피층(24)의 상부중앙이 식각되어 형성된 트랜치구조를 다결정실리콘(28)을 증착하여 매우고, 상기 트랜치구조의 좌우측 에피층(24)의 평탄한 면에 증착된 산화막(27)을 식각한다.
그 다음, 도 2j에 도시한 바와 같이 상기 그 트랜치구조가 다결정실리콘(28)로 매워진 에피층(24)의 상부전면에 버퍼산화막(29)을 증착한다.
그 다음, 도 2k에 도시한 바와 같이 상기 트랜치구조가 다결정실리콘(28)로 매워진 두 에피층(24)의 일측 에피층(24)의 상부에 선택적인 이온주입공정이 가능하도록 포토레지스트(P/R)를 도포하고 노광한 후, 고농도 N형 또는 P형의 불순물이온을 주입한다. 이때, 버퍼산화막(29)만을 통해 이온이 주입되는 에피층(24)의 영역에는 고농도의 소스 및 드레인이 형성되고, 상기 다결정실리콘(28)과 에피층(24)사이에 증착된 다결정실리콘(25) 및 산화막(26)을 통해 이온이 주입되는 에피층(24)의 영역에는 저농도의 소스 및 드레인이 형성된다. 다시 말해 다결정실리콘(28)을 제외한 트랜치구조의 하부 에피층(24)에는 저농도 소스 및 드레인이 형성되고, 트랜치구조의 좌우측 에피층(24)에는 고농도 소스 및 드레인이 형성된다.
그 다음, 도 21에 도시한 바와 같이 상기 포토레지스트(P/R)를 제거한 후, 상기의 공정으로 LDD구조의 소스 및 드레인이 형성된 에피층(24)의 상부에 다시 포토레지스트(P/R)를 도포 및 노광하여 이온주입 마스크로써 사용할 수 있도록 한다. 또한 상기의 공정에서 형성된 LDD구조의 소스 및 드레인에 주입된 불순물과는 다른형의 고농도 불순물 이온을 이온주입한다. 이때, 상기한 바와 같이 버퍼산화막(29)만을 통해 이온이 주입되는 에피층(24)의 영역에는 고농도의 소스 및 드레인이 형성되고, 상기 다결정실리콘(28)과 에피층(24)사이에 증착된 다결정실리콘(25) 및 산화막(26)을 통해 이온이 주입되는 에피층(24)의 영역에는 저농도의 소스 및 드레인이 형성된다.
그 다음, 도 2m에 도시한 바와 같이 상기 이온주입 마스크로 사용된 포토레지스트(P/R)를 제거함으로써 공정을 완료한다.
상기의 공정단계로 제조된 반도체 소자는 반도체 소자의 하부에 절연층인 사파이어층(23) 증착하여 기판 및 다른 인접한 소자와의 분리를 하고, 각각의 반도체 소자간에 폴리실리콘(25) 및 산화막(26)을 증착하여 소자간에 분리된 구조를 갖게 된다.
상기한 바와 같이 본 발명에 의한 반도체 소자 및 그 제조방법은 자기정렬 방식으로 LDD구조의 소스 및 드레인을 형성함으로써, 마스크 제작에 필요한 비용을 절감하는 효과와 아울러 그 소자간 및 소자와 기판간에 영향을 최소화 함으로써, 반도체 소자의 동작특성을 향상시키는 효과가 있다.

Claims (4)

  1. 기판(21)의 상부전면에 산화막(22)과 사파이어층(23)를 증착하는 단계와; 상기 사파이어층(23)의 상부에 포토레지스트(P/R)를 도포하고 두 개의 웰패턴을 형성하는 단계와; 상기 두 개의 웰패턴이 형성된 사파이어(23)의 상부에 에피층(24)을 성장시키는 단계와; 상기 에피층(24)의 상부중앙을 식각하여 트랜치구조를 형성하는 단계와; 상기 트랜치구조가 형성된 에피층(24)의 상부 및 측면에 다결정실리콘(25)과 산화막(26)을 증착하는 단계와; 상기 에피층(24)의 트랜치구조 좌우측 상부 및 트랜치구조의 하부에 증착된 다결정실리콘(25)과 산화막(26)을 식각하는 단계와; 상기 다결정실리콘(25)과 산화막(26)의 식각으로 노출된 에피층(24)에 산화막(27)을 증착하는 단계와; 상기 그 측면에 다결정실리콘(25)과 산화막(26)이 증착되고, 그 하부 평탄한 면에 산화막(27)이 증착된 트랜치구조의 에피층(24)에 불순물 이온을 주입하여 문턱전압을 조절하는 단계와; 상기 트랜치구조 좌우측 에피층(24)의 상부에 증착된 산화막(26)을 식각하고, 에피층(24)에 형성된 트랜치구조의 내부에 다결정실리콘(28)을 증착하는 단계와; 상기 트랜치구조가 다결정실리콘(28)으로 채워진 에피층(24)의 상부 전면에 버퍼산화막(29)을 증착하는 단계와; 상기 트랜치구조가 다결정실리콘(28)으로 채워진 두 에피층(24)의 일 측에 포토레지스트(P/R)를 도포하고 노광한 후, 고농도 N형불순물 이온을 상기 버퍼산화막(29)을 통해 타측 에피층(24)에 이온주입하여 LDD구조의 N형 소스 및 드레인을 형성하는 단계와; 상기 트랜치구조가 다결정실리콘(28)으로 채워진 두 에피층(24)의 타측에 포토레지스트(P/R)를 도포하고 노광한 후, 고농도 P형불순물 이온을 상기 버퍼산화막(29)을 통해 일측 에피층(24)에 이온주입하여 LDD구조의 P형 소스 및 드레인을 형성하는 단계와; 상기 포토레지스트(P/R)를 제거하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1항에 있어서, 상기 산화막(26)을 증착하는 단계는 고온저압의 분위기에서 공정하여 된 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1항에 있어서, 상기 에피층(24)의 트랜치구조 좌우측 상부 및 트랜치구조의 하부에 증착된 다결정실리콘(25)과 산화막(26)을 식각하는 방법은 에치백을 사용하여 된 것을 특징으로 하는 반도체 소자 제조방법.
  4. 기판(21)과, 상기 기판(21)의 상부전면에 증착된 산화막(22)과, 상기 산화막(22)의 상부에 이격되어 형성한 두 사파이어층(23)과, 상기 두 사파이어층(23)중 일측 사파이어층(23)의 상부에 형성된 LDD구조의 P형 소스 및 드레인을 포함하는 트랜치구조의 에피층(24)과, 상기 두 사파이어층(23)중 타측 사파이어층(23)의 상부에 형성된 LDD구조의 N형 소스 및 드레인을 포함하는 트랜치구조의 에피층(24)과, 상기 두 에피층(24)의 트랜치구조 내에 형성된 산화막(27)과 다결정실리콘(28)을 포함하는 게이트와, 상기 두 에피층(24)사이에서 두 에피층(24)을 분리하는 다결정실리콘(25) 및 산화막(26)으로 구성하여 된 것을 특징으로 하는 반도체 소자.
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