KR100358571B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR100358571B1
KR100358571B1 KR1019990067981A KR19990067981A KR100358571B1 KR 100358571 B1 KR100358571 B1 KR 100358571B1 KR 1019990067981 A KR1019990067981 A KR 1019990067981A KR 19990067981 A KR19990067981 A KR 19990067981A KR 100358571 B1 KR100358571 B1 KR 100358571B1
Authority
KR
South Korea
Prior art keywords
ion implantation
region
ldd
transistor
implantation process
Prior art date
Application number
KR1019990067981A
Other languages
English (en)
Other versions
KR20010059985A (ko
Inventor
이정훈
구본성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990067981A priority Critical patent/KR100358571B1/ko
Publication of KR20010059985A publication Critical patent/KR20010059985A/ko
Application granted granted Critical
Publication of KR100358571B1 publication Critical patent/KR100358571B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 고집적 반도체소자의 트랜지스터 형성 공정에서 셀영역의 셀트랜지스터와 주변회로영역의 N-채널 트랜지스터 및 베리드 P-채널 트랜지스터에 전면적으로 n-LDD 이온주입공정을 실시한 다음, 전면적으로 소정 두께의 패드산화막을 형성한 후 상기 셀영역의 트랜지스터와 주변회로영역의 N-채널 트랜지스터에 n-LDD이온주입공정을 추가로 실시함으로써 트랜지스터 각각의 특성을 최적화하여 소자의 누설전류특성 및 리프레쉬(refresh) 특성을 향상시키고 그에 따른 반도체소자의 동작특성 및 수율을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method of semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 모든 트랜지스터의 특성을 동시에 만족시킬 수 있는 이온주입에너지를 사용한 이온주입공정으로 트랜지스터의 특성을 최적화하는 반도체소자의 제조방법에 관한 것이다.
일반적으로 DRAM 의 주변회로에는 CMOS 가 널리 사용되며, 상기 CMOS는 3중 웰이 구비된 반도체기판에 형성되는데 3중 웰은 종래의 2중 웰 구조의 n-웰 영역에또 따른 p-웰 영역이 형성된다. 물론 n형 기판에는 상기와 반대의 구조로 구성될 것이다.
종래의 2마스크를 이용한 삼중웰소자의 제조방법은 n-웰 마스크를 이용하여 PMOS 트랜지스터가 형성되는 지역과 n-웰 지역안에 p-웰인 r-웰로 형성하여 NMOS 트랜지스터가 형성되는 영역을 동시에 이온주입하는 것을 기본으로 한다. n-웰 마스크를 이용하여 오픈된 n-웰 영역에 n-웰 임플란트 영역을 형성한 다음, PMOS 트랜지스터가 형성되는 지역에 필드 스톱용 임플란트를 하게 되는데, 이때 셀영역 및 RMOS 트랜지스터가 형성되는 지역에도 동시에 임플란트하도록 되어 있다.
또한, 상기와 같이 형성된 반도체기판 상부에 게이트전극 n-LDD영역을 형성하기 위한 이온주입공정을 마스크공정없이 전면적으로 실시하였다.
상기 이온주입공정은 서로 다른 3개의 웰에 실시되고, 상기 서로 다른 3개의 웰에서 서로 다른 목적으로 사용된다.
우선, 셀영역에서는 트랜지스터의 소오스/드레인으로 사용되고, 주변회로영역의 N-채널 트랜지스터에서는 N+소오스/드레인에 의해 형성되는 수평방향전계를 낮추어 핫캐리어효과(hot carrier effect)를 개선하는 것을 목적으로 하며, 주변회로영역의 베리드(buried) P-채널 트랜지스터에서는 베리드 채널에 의한 트랜지스터의 오프 커런트(off current)제거 및 펀치 쓰루(punch through) 특성을 개선하는 것을 목적으로 사용된다.
상기와 같은 방법으로 이온주입공정을 실시하는 경우 셀트랜지스터에서 전기장이 증가하여 누설전류가 발생하고, 그로 인하여 트렌지스터의 리프레쉬(refresh)특성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 셀영역의 트랜지스터와 주변회로영역의 N-채널 트랜지스터 및 베리드 P-채널 트랜지스터에 전면적으로 n-LDD 이온주입공정을 실시한 다음, 전면적으로 소정 두께의 산화막을 형성한 후 상기 셀영역의 트랜지스터와 주변회로영역의 N-채널 트랜지스터에 n-LDD이온주입공정을 추가로 실시함으로써 트랜지스터 각각의 특성을 최적화하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 3 은 본 발명에 따른 반도체소자의 제조방법을 나타낸 단면도.
<도면의 주요부분에 대한 부호 설명>
11 : 반도체기판 13, 14 : n웰
15, 17 : p웰 19 : 소자분리절연막
21 : 게이트전극 23 : 제1n-LDD영역
25 : 패드산화막 27 : 감광막패턴
28 : 제2n-LDD영역
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법의 특징은,반도체기판의 셀영역에서 셀트랜지스터로 예정되는 부분과 주변회로영역에서 N-채널 트랜지스터 및 베리드 P-채널 트랜지스터로 예정되는 부분에 게이트전극을 형성하는 공정과,전체표면에 저농도의 n-불순물을 이온주입하여 제1n-LDD영역을 형성하는 제1n-LDD 이온주입 공정과,전체표면 상부에 소정 두께의 패드산화막을 형성하는 공정과,상기 패드산화막 상부에 셀트랜지스터로 예정된 부분과 N-채널 트랜지스터로 예정된 부분을 노출시키는 감광막패턴을 형성하는 공정과,상기 감광막패턴을 이온주입마스크로 사용하여 상기 제1n-LDD영역에 추가로 n-불순물을 이온주입하여 제2n-LDD영역을 형성하는 제2n-LDD이온주입 공정과,
상기 감광막패턴을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.
도 1 내지 도 3 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도로서, 셀영역 및 주변회로영역으로 구성되는 반도체기판(11)의 일측에 n웰(13)이 구비되어 있고, 그 타측에 p웰(17)이 구비되어 있다.
그리고, 상기 n웰(13) 내부의 일측에서 셀영역으로 예정되는 부분에 p웰(15)이 구비되고, 그 타측에 주변회로영역에서 베리드 P-채널 트랜지스터영역으로 예정되는 부분에 n웰(14)이 구비되어 있으며, 상기 p웰(17)은 주변회로영역에서 N-채널 트랜지스터가 형성될 영역이다.
상기와 같이 n웰 및 p웰을 형성한 다음, 소자분리영역으로 예정되는 부분에 소자분리절연막(19)을 형성하고, 게이트전극(21)을 형성한다.
그 다음, 상기 게이트전극(21)의 양측 반도체기판(11)에 저농도의 n-불순물을 전면적으로 이온주입하여 제1n-LDD영역(23)을 형성한다. 이때, 상기 이온주입공정은 붕소(B11) 0.6 ∼ 1.0×1013/㎠ 도즈량을 25 ∼ 30keV의 이온주입에너지를 사용하여 실시한다. 이때, 상기 이온주입공정은 모든 트랜지스터의 특성을 동시에 만족시킬 수 있는 에너지로 실시하되, 트랜지스터의 특성을 최적화시킬 수 있는 불순물의 양이 가장 적은 베리드 P-채널 트랜지스터를 기준으로 불순물의 양을 조절한다.
다음, 전체표면 상부에 패드산화막(25)을 100 ∼ 300Å 두께로 형성한다. 여기서, 상기 패드산화막(25)을 형성하여 후속 이온주입공정의 이온주입에너지를 크게 할 수 있기 때문에 인 이온의 분포를 넓게 하여 셀트랜지스터의 접합영역에 야기되는 전기장을 낮추어 셀의 데이타(data) 저장능력을 향상시키고, 주변회로영역의 N-채널 트랜지스터의 핫캐리어현상을 개선하기 위함이다.
그 다음, 상기 패드산화막(25) 상부에 상기 셀영역 및 N-채널 트랜지스터영역을 노출시키는 감광막패턴(27)을 형성한다.
그리고, 상기 감광막패턴(27)을 이온주입마스크로 사용하여 상기 제1n-LDD영역(23)에 저농도의 n-불순물을 추가로 이온주입하여 제2n-LDD영역(28)을 형성한다. 이때, 상기 이온주입공정은 붕소(B11) 0.6 ∼ 1.0×1013/㎠ 도즈량을 사용하여 실시하되, 상기 패드산화막(25)의 두께를 고려하여 상기 제1n-LDD영역(23)을 형성하기 위한 이온주입공정보다 큰 이온주입에너지를 사용하여 실시한다.
여기서, 상기 이온주입공정은 1 ∼ 10。의 틸트(tilt)를 주어 실시하여 측면으로의 불순물이 균일하게 주입되도록 하여 접합누설전류의 발생을 방지한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 고집적 반도체소자의 트랜지스터 형성공정에서 셀영역의 트랜지스터와 주변회로영역의 N-채널 트랜지스터 및 베리드 P-채널 트랜지스터에 전면적으로 n-LDD 이온주입공정을 실시한 다음, 전면적으로 소정 두께의 패드산화막을 형성한 후 상기 셀영역의트랜지스터와 주변회로영역의 N-채널 트랜지스터에 n-LDD이온주입공정을 추가로 실시함으로써 트랜지스터 각각의 특성을 최적화하여 소자의 누설전류특성 및 리프레쉬(refresh) 특성을 향상시키고 그에 따른 반도체소자의 동작특성 및 수율을 향상시키는 이점이 있다.

Claims (5)

  1. 반도체기판의 셀영역에서 셀트랜지스터로 예정되는 부분과 주변회로영역에서 N-채널 트랜지스터 및 베리드 P-채널 트랜지스터로 예정되는 부분에 게이트전극을 형성하는 공정과,
    전체표면에 저농도의 n-불순물을 이온주입하여 제1n-LDD영역을 형성하는 제1n-LDD 이온주입 공정과,
    전체표면 상부에 소정 두께의 패드산화막을 형성하는 공정과,
    상기 패드산화막 상부에 셀트랜지스터로 예정된 부분과 N-채널 트랜지스터로 예정된 부분을 노출시키는 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 이온주입마스크로 사용하여 상기 제1n-LDD영역에 추가로 n-불순물을 이온주입하여 제2n-LDD영역을 형성하는 제2n-LDD이온주입 공정과,
    상기 감광막패턴을 제거하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1n-LDD 이온주입공정은 0.6 ∼ 1.0 ×1013/㎠ 도즈의 붕소(B11)를 25 ∼ 30keV 의 이온주입에너지로 이온주입하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 패드산화막은 100 ∼ 300Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제2n-LDD 이온주입공정은 상기 패드산화막의 두께를 고려하여 상기 제1n-LDD 이온주입공정보다 높은 이온주입에너지로 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제2n-LDD 이온주입공정은 1 ∼ 10。의 틸트(tilt)를 주어 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
KR1019990067981A 1999-12-31 1999-12-31 반도체소자의 제조방법 KR100358571B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990067981A KR100358571B1 (ko) 1999-12-31 1999-12-31 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990067981A KR100358571B1 (ko) 1999-12-31 1999-12-31 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20010059985A KR20010059985A (ko) 2001-07-06
KR100358571B1 true KR100358571B1 (ko) 2002-10-25

Family

ID=19635069

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990067981A KR100358571B1 (ko) 1999-12-31 1999-12-31 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100358571B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01150349A (ja) * 1987-12-07 1989-06-13 Nec Corp 半導体集積回路装置の製造方法
JPH01158765A (ja) * 1987-12-16 1989-06-21 Toshiba Corp 半導体装置の製造方法
KR930020715A (ko) * 1992-03-07 1993-10-20 김주용 Cmos 트랜지스터 제조방법
KR19980041227A (ko) * 1996-11-30 1998-08-17 김광호 임베디드 메모리 논리소자의 트랜지스터 제조방법
KR19980068006A (ko) * 1997-02-14 1998-10-15 문정환 반도체 소자 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01150349A (ja) * 1987-12-07 1989-06-13 Nec Corp 半導体集積回路装置の製造方法
JPH01158765A (ja) * 1987-12-16 1989-06-21 Toshiba Corp 半導体装置の製造方法
KR930020715A (ko) * 1992-03-07 1993-10-20 김주용 Cmos 트랜지스터 제조방법
KR19980041227A (ko) * 1996-11-30 1998-08-17 김광호 임베디드 메모리 논리소자의 트랜지스터 제조방법
KR19980068006A (ko) * 1997-02-14 1998-10-15 문정환 반도체 소자 및 그 제조방법

Also Published As

Publication number Publication date
KR20010059985A (ko) 2001-07-06

Similar Documents

Publication Publication Date Title
US6730555B2 (en) Transistors having selectively doped channel regions
KR100364122B1 (en) Method for fabricating semiconductor device
US7687353B2 (en) Ion implantation method for high voltage device
US6268250B1 (en) Efficient fabrication process for dual well type structures
KR100324931B1 (ko) 반도체장치 및 그의 제조방법
JP2004056077A (ja) 三重ウェル構造を有する半導体素子の製造方法
KR100358571B1 (ko) 반도체소자의 제조방법
JPH1098114A (ja) 半導体装置及びその製造方法
KR100445055B1 (ko) 삼중웰 구조를 갖는 반도체소자의 제조 방법
US20040266149A1 (en) Method of manufacturing semiconductor device
KR100308653B1 (ko) 반도체소자의 ｂｉｌｌｉ 구조의 웰 형성방법
KR100318274B1 (ko) 반도체 소자의 제조방법
KR970018259A (ko) 반도체 소자의 트랜지스터 제조방법
KR100406589B1 (ko) 반도체 소자의 제조방법
KR100212174B1 (ko) 4중 웰 구조의 반도체 장치 제조방법
KR20000027654A (ko) 반도체소자의 제조방법
KR100474543B1 (ko) 반도체소자의 제조방법
KR100207547B1 (ko) 씨모스 제조방법
KR20050066901A (ko) 낮은 접합 커패시턴스를 갖는 모스 트랜지스터 및 그 제조방법
KR100839526B1 (ko) 반도체 소자 제조방법
KR980011833A (ko) 반도체 장치의 이온 주입 방법
KR19990042446A (ko) 반도체소자의 제조방법
KR19990061114A (ko) 반도체 소자의 모스펫 제조방법
JPS6213064A (ja) 半導体装置の製造方法
KR20010059613A (ko) 반도체장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee