KR20000027654A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 3중웰(triple well) 형성시 n-웰 임플란트(n-well implant)와 p-웰 임플란트(p-well implant) 공정을 실시한 다음, 별도의 마스크공정을 추가하지 않고, PMOS 트랜지스터가 형성되는 부분에만 고농도의 p형 불순물을 주입하기 위한 소오스/드레인 마스크를 이용하여 p-채널 필드 스톱 임플란트 및 p-채널 Vt 조절용 임플란트공정을 실시함으로써 셀영역과 RMOS 트랜지스터가 형성되는 부분에 반대 타입의 불순물이 임플란트되는 것을 방지하고, NMOS와 PMOS 트랜지스터의 특성을 조절하기 용이하도록하여 소자의 리프레쉬(refresh) 특성을 향상시키고 그에 따른 반도체소자의 신뢰성 및 수율을 향상시키는 기술이다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 삼중웰형성시 n-웰 임플란트 및 p-웰 임플란트공정을 실시한 후, 고농도의 p형 불순물을 주입하기 위한 소오스/드레인 임플란트 마스크를 이용하여 p-채널 스톱용 이온주입과 p-채널 Vt 조절용 임플란트를 PMOS가 형성되는 지역에만 별도로 실시하여 r-웰의 쇼트 채널 효과를 방지하고 셀영역의 리프레쉬 특성을 개선하며 그에 따른 반도체소자의 신뢰성 및 수율을 향상시킬 수 있는 기술에 관한 것이다.
일반적으로 DRAM 의 주변회로에는 CMOS 가 널리 사용되며, 상기 CMOS는 3중 웰이 구비된 반도체기판에 형성되는데 3중 웰은 종래의 2중 웰 구조의 n-웰 영역에 또다른 p-웰 영역이 형성된다. 물론 n형 기판에는 상기와 반대의 구조로 구성될 것이다.
종래의 2마스크를 이용한 삼중웰소자의 제조방법은 n-웰 마스크를 이용하여 PMOS 트랜지스터가 형성되는 지역과 n-웰 지역안에 p-웰인 r-웰로 형성하여 NMOS 트랜지스터가 형성되는 영역을 동시에 이온주입하는 것을 기본으로 한다. n-웰 마스크를 이용하여 오픈된 n-웰 영역에 n-웰 임플란트 영역을 형성한 다음, PMOS 트랜지스터가 형성되는 지역에 필드 스톱용 임플란트를 하게 되는데, 이때 셀영역 및 RMOS 트랜지스터가 형성되는 지역에도 동시에 임플란트하도록 되어 있다. 상기의 경우 PMOS 트랜지스터의 특성면에서 필드간 소자분리 특성은 향상되나, NMOS 트랜지스터의 특성면에서는 반대타입의 불순물이 이온주입되기 때문에 트랜지스터의 펀치 쓰루 특성이 열화된다. 또한 Vt의 조절이 용이하지 않고, 특히 채널 길이가 짧아질수록 상기의 현상은 심각하게 나타나기 때문에 Vt 롤-오프(roll-off)현상이나 드레인 유기 장벽 감소(drain induced barrier lowering, 이하 DIBL이라 함)현상을 유발하는 쇼트 채널 효과가 발생한다. 특히 셀영역의 NMOS 트랜지스터의 경우에는 정션이 형성되는 지역의 하부에 반대타입의 불순물이 이온주입되기 때문에 p-웰 농도가 상대적으로 낮아져 정션 브레이크다운 전압(junction breakdown voltage)이 낮아지고 따라서 정션 누설전류(junction leakage current)가 증가하여 DRAM의 셀영역에서 누설전류 특성이 나빠져 리프레쉬 특성이 열화되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, n-웰 임플란트와 p-웰 임플란트공정후 별도의 마스크를 추가하지 않고 고농도의 p형 불순물을 주입하기 위한 소오스/드레인 이온주입용 마스크를 이용하여 PMOS 트랜지스터가 형성되는 지역만을 노출시킨 다음 n형 불순물을 이용하여 p채널 필드 스톱용 이온주입하고, p형 불순물을 이용하여 p채널 Vt 조절용 임플란트를 실시함으로써 셀영역과 RMOS 트랜지스터가 형성되는 지역에 반대 타입의 불순물이 임플란트되는 것을 방지하는 동시에 NMOS 트랜지스터와 PMOS 트랜지스터 특성을 독립적으로 조절이 가능하도록 하여 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 5 는 본 발명에 따른 반도체소자의 제조방법을 나타낸 단면도.
<도면의 주요부분에 대한 부호 설명>
10 : 반도체기판 12 : 질화막
14 : 감광막 패턴 16 : 소자분리절연막
20 : n-웰 22 : p-웰 마스크
24 : p-웰 25 : r-웰
26 : n-채널 필드 스톱 임플란트영역 28 : n-채널 Vt 조절용 임플란트영역
30 : 소오스/드레인 마스크 32 : p-채널 필드 스톱 임플란트영역
34 : p-채널 Vt 조절용 임플란트영역 36 : 블랭켓 Vt 조절용 임플란트영역
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법의 특징은,
반도체기판 상부에 소자분리영역으로 예정되는 부분을 노출시키는 소자분리마스크를 형성하는 공정과,
전체표면 상부에 n-웰 마스크를 형성한 다음, n-웰 임플란트하여 n-웰을 형성하는 공정과,
상기 n-웰 마스크를 제거하고, 열산화공정을 실시하여 소자분리절연막을 형성는 동시에 상기 n-웰을 확산시키는 공정과,
상기 반도체기판 상부에 p-웰 마스크를 형성한 다음, p-웰 임플란트, n-채널 필드 스톱 임플란트 및 n-채널 Vt 조절용 임플란트하는 공정과,
상기 p-웰 마스크를 제거하고, 고농도의 p형 불순물을 주입하기 위한 소오스/드레인 마스크를 형성하는 공정과,
상기 소오스/드레인 마스크를 임플란트마스크로 사용하여 p-채널 필드 스톱 임플란트 및 p-채널 Vt 조절용 임플란트하는 공정과,
상기 소오스/드레인 마스크를 제거하고, 블랭켓 Vt 조절용 임플란트하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.
도 1 내지 도 5 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(10) 상부에 질화막(12)을 형성하고, 상기 질화막(12) 상부에 소자분리영역을 노출시키는 감광막 패턴(14)을 형성한 다음, 상기 감광막 패턴(14)을 식각마스크로 이용하여 상기 질화막(12) 패턴을 형성한 후, 상기 감광막 패턴을 제거한다. (도 1참조)
다음, 상기 구조 상부에 n-웰 마스크(도시않됨)를 형성하고, n형 불순물인 인을 1.0 ∼ 2.0E×13의 도즈량과 1.0 ∼ 2.0MeV의 에너지로 n-웰 임플란트를 실시한다.
그 다음, 상기 n-웰 마스크를 제거하고, 열산화공정을 실시하여 상기 질화막(12) 패턴에 의해 노출된 반도체기판(10)에 소자분리절연막(16)을 형성하는 동시에 상기 n-웰 임플란트된 영역을 드라이브-인(drive-in)시켜 n-웰(20)을 형성한 후, 상기 질화막(12) 패턴을 제거한다.
다음, 상기 반도체기판(10) 상부에 p-웰 마스크(22)를 형성한 후, 상기 p-웰 마스크(22)를 임플란트 마스크로 사용하여 p-웰 임플란트, n-채널 필드 스톱 임플란트 및 n-채널 Vt 조절용 임플란트공정을 연속하여 실시한다.
상기 p-웰 임플란트공정은 p형 불순물인 보론(boron)을 1.0 ∼ 3.0E×13의 도즈량과 200 ∼ 300keV의 에너지로 이온 주입하여 p-웰(24)과 r-웰(25)을 형성한다. 상기 r-웰(25)은 상기 n-웰(20) 내부에 형성되는 p-웰을 칭하는 것이다.
상기 n-채널 필드 스톱 임플란트공정은 p형 불순물인 보론을 3.0 ∼ 5.0E×12의 도즈량과 50 ∼ 100keV의 에너지로 이온 주입하여 n-채널 필드 스톱 임플란트영역(26)을 형성한다.
그리고, 상기 n-채널 Vt 조절용 임플란트공정은 p형 불순물인 보론을 2.0 ∼ 3.0E×12의 도즈량과 10 ∼ 30keV의 에너지로 이온주입하여 n-채널 Vt 조절용 임플란트영역(28)을 형성한다.
다음, 상기 p-웰 마스크(22)를 제거하고, 상기 반도체기판(10) 상부에 고농도의 p형 불순물을 주입하기 위한 소오스/드레인 마스크(30)를 형성한다. 여기서, 상기 소오스/드레인 마스크(30)는 상기 p-웰(24) 및 r-웰(25)을 보호하고, 상기 n-웰(20) 상부의 소자분리절연막(16) 부분을 보호하여 PMOS 가 형성되는 영역만을 노출시키도록 형성된다.
그 다음, 상기 소오스/드레인 마스크(30)를 임플란트마스크로 사용하여 p-채널 필드 스톱 임플란트 및 p-채널 Vt 조절용 임플란트공정을 실시한다. 이때, 상기 p-채널 필드 스톱 임플란트 및 p-채널 Vt 조절용 임플란트공정은 p-채널 필드 스톱 임플란트 및 p-채널 Vt 조절용 임플란트 마스크를 사용하여 실시할 수도 있다.
상기 p-채널 필드 스톱 임플란트공정은 n형 불순물인 인을 4.0 ∼ 6.0E×12의 도즈량과 200 ∼ 300keV의 에너지로 이온 주입하여 p-채널 필드 스톱 임플란트영역(32)을 형성하고, 상기 p-채널 Vt 조절용 임플란트공정은 p형 불순물인 보론을 2.0 ∼ 3.0E×12의 도즈량과 10 ∼ 30keV의 에너지로 임플란트하여 p-채널 Vt 조절용 임플란트영역(34)을 형성한다.
그 후, 상기 소오스/드레인 마스크(30)를 제거한 다음, Vt 조절용 보론을 1.0 ∼ 3.0E×12의 도즈량과 10 ∼ 20keV의 에너지로 블랭켓 임플란트하여 Vt 조절용 임플란트영역(36)을 형성함으로써 전체적인 Vt 레벨을 조절한다. 여기서, 상기 소오스/드레인 마스크(30)를 제거하고, 상기 p-채널 필드 스톱 임플란트영역에 주입된 인이온이 상기 소자분리절연막(16) 하부로 확산되도록 웰어닐링공정을 실시한다.
한편, 상기 p-채널 Vt 조절용 임플란트공정을 실시하지 않고, 상기 블랭켓 Vt 조절용 임플란트공정을 실시하여 PMOS Vt를 조절할 수도 있다.
또한, 상기 p-채널 Vt 조절용 임플란트공정을 실시하지 않고, 상기 n-채널 Vt 조절용 임플란트공정과 같이 보론을 5.0 ∼ 7.0E×13의 도즈량과 10 ∼ 20keV의 에너지로 이온주입하여 NMOS의 Vt를 조절하고, 상기와 같이 블랭켓 Vt 조절용 임플란트공정을 실시하여 PMOS의 Vt를 조절할 수있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 3중웰 형성시 n-웰 임플란트와 p-웰 임플란트 공정을 실시한 다음, 별도의 마스크공정을 추가하지 않고 고농도의 p형 불순물을 주입하기 위한 소오스/드레인 마스크를 이용하여 PMOS 트랜지스터가 형성되는 부분에만 p-채널 필드 스톱 임플란트 및 p-채널 Vt 조절용 임플란트공정을 실시함으로써 셀영역과 RMOS 트랜지스터가 형성되는 부분에 반대 타입의 불순물이 임플란트되는 것을 방지하고, NMOS와 PMOS 트랜지스터의 특성을 용이하게 조절하여 소자의 리프레쉬 특성을 향상시키고 그에 따른 반도체소자의 신뢰성 및 수율을 향상시키는 이점이 있다.

Claims (13)

  1. 반도체기판 상부에 소자분리영역으로 예정되는 부분을 노출시키는 소자분리마스크를 형성하는 공정과,
    전체표면 상부에 n-웰 마스크를 형성한 다음, n-웰 임플란트하여 n-웰 임플란트영역을 형성하는 공정과,
    상기 n-웰 마스크를 제거하고, 열산화공정을 실시하여 소자분리절연막을 형성는 동시에 상기 n-웰 임플란트영역을 확산시켜 n-웰을 형성하는 공정과,
    상기 소자분리 마스크를 제거하는 공정과,
    상기 반도체기판 상부에 p-웰 마스크를 형성한 다음, p-웰 임플란트, n-채널 필드 스톱 임플란트 및 n-채널 Vt 조절용 임플란트하는 공정과,
    상기 p-웰 마스크를 제거하고, 고농도의 p형 불순물을 주입하기 위한 소오스/드레인 마스크를 형성하는 공정과,
    상기 소오스/드레인 마스크를 임플란트마스크로 사용하여 p-채널 필드 스톱 임플란트 및 p-채널 Vt 조절용 임플란트하는 공정과,
    상기 소오스/드레인 마스크를 제거하고, 블랭켓 Vt 조절용 임플란트하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 n-웰 임플란트공정은 n형 불순물인 인을 1.0 ∼ 2.0E×13의 도즈량과 1.0 ∼ 2.0MeV의 에너지로 이온주입하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 p-웰 임플란트공정은 p형 불순물인 보론을 1.0 ∼ 3.0E×13의 도즈량과 200 ∼ 300 keV의 에너지로 이온주입하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 n-채널 필드 스톱 임플란트공정은 p형 불순물인 보론을 3.0 ∼ 5.0E×12의 도즈량과 50 ∼ 100 keV의 에너지로 이온주입하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 n-채널 Vt 조절용 임플란트공정은 p형 불순물인 보론을 2.0 ∼ 3.0E×12의 도즈량과 10 ∼ 30 keV의 에너지로 이온주입하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 p-채널 필드 스톱 임플란트공정은 n형 불순물인 인을 4.0 ∼ 6.0E×12의 도즈량과 200 ∼ 300 keV의 에너지로 이온주입하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 p-채널 Vt 조절용 임플란트공정은 p형 불순물인 보론을 2.0 ∼ 3.0E×12의 도즈량과 10 ∼ 30 keV의 에너지로 이온주입하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 p-채널 필드 스톱 임플란트공정과 p-채널 Vt 조절용 임플란트공정은 상기 소오스/드레인 마스크를 임플란트마스크로 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 p-채널 필드 스톱 임플란트공정과 p-채널 Vt 조절용 임플란트공정은 p-채널 필드 스톱 임플란트 마스크와 p-채널 Vt 조절용 임플란트 마스크를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 블랭켓 Vt 조절용 임플란트공정은 p형 불순물인 보론을 1.0 ∼ 3.0E×12의 도즈량과 10 ∼ 20 keV의 에너지로 이온주입하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 1 항 또는 제 10 항에 있어서,
    상기 p-채널 조절용 임플란트공정을 실시하지 않고, 상기 블랭켓 Vt 조절용 임플란트공정을 실시하여 PMOS의 Vt를 조절하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 1 항 또는 제 11 항에 있어서,
    상기 p-채널 조절용 임플란트공정을 실시하지 않고, 인을 5.0 ∼ 7.0E×13의 도즈량과 10 ∼ 20 keV의 에너지로 이온주입하여 NMOS의 Vt를 조절하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 소오스/드레인 마스크를 제거하고 웰어닐링공정을 실시하여 p-채널 필드 스톱 임플란트영역을 확산시키는 것을 특징으로 하는 반도체소자의 제조방법.
KR1019980045611A 1998-10-28 1998-10-28 반도체소자의 제조방법 KR20000027654A (ko)

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* Cited by examiner, † Cited by third party
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KR100546283B1 (ko) * 1999-01-19 2006-01-26 삼성전자주식회사 반도체장치의 웰 구조체 및 그 제조 방법
US9000560B2 (en) 2012-12-28 2015-04-07 SK Hynix Inc. Anti-fuse array of semiconductor device and method for forming the same

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