KR100192169B1 - P+소오드/드레인 접합 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 이온주입 공정에서 B11/BF2이온의 이중주입에 의해 이중 접합을 갖는 P+소오스/드레인 접합 형성방법에 관한 것으로, 반도체 기판의 n+웰 영역중 소자분리영역에 의하여 경계지어진 소자형성영역의 적소에 게이트 절연막을 선택적으로 형성한 후, 상기 게이트 절연막상에 게이트 전극을 형성하고, 상기 게이트 전극 및 게이트 절연막의 측면에 측벽 스페이서를 형성하는 단계, 상기 반도체 기판의 표면상에 P+소오스/드레인 영역을 형성하기 위하여 1차로 B11로 불순물을 도입하고, 2차로 BF2가스 소오스로 불순물을 도입하는 단계 및 상기 반도체 기판에 열처리를 행하여 BF2영역인 P+소오스/드레인 접합 영역 및 저농도의 B11영역인 P+소오스/드레인 접합 영역의 이중 접합구조를 형성하는 단계를 포함하는 것을 특징으로 한다. 따라서, 본 발명에 의하면 B11/BF2의 이중주입에 의해 이중접합을 갖는 P+소오스/드레인 접합 영역을 형성하므로써, 고농도 P+소오스/드레인 접합 영역에 전압이 인가될 때, 이 전기장은 저농도 P+소오스/드레인 접합 영역에서 전압강하가 일어나고, 또한 N-웰보다는 농도가 높으므로 깊은 레벨에서 고갈영역이 확장되는 것을 방지하므로 깊은 레벨에서의 펀치-쓰루우에 의한 누설전류를 발생하지 않게 하여 소자의 특성을 향상시킬 수 있다.
Description
제1도는 종래의 방법에 의하여 형성된 PMOS 구조를 나타내는 측단면도.
제2도는 본 발명에 따른 제조공정을 순차적으로 보여주는 측단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : n+웰 영역
3 : 게이트 절연막 4 : 게이트 전극
5 : 측벽 스페이서 6 : 고농도 불순물 영역
7 : 고갈 영역 8 : B11영역
9 : BF 영역 10 : 접합 영역
본 발명은 반도체 소자의 P+소오스/드레인 접합 형성방법에 관한 것으로, 특히 이온주입 공정에서 B11/BF2이온의 이중주입에 의해 이중 접합을 갖는 P+소오스/드레인 접합 형성방법에 관한 것이다.
종래, 높은 신뢰성을 갖는 전계효과 트랜지스터의 접합 영역 형성 방법으로는 LDD(Lightly Doped Drain) 구조를 사용하는 것이 일반적이었다. 이 LDD 구조를 갖는 전계효과 트랜지스터는 예를들어, P모스인 경우, 반도체 기판(1)의 n웰 영역(2)의 표면에, 게이트 절연막(3) 및 폴리실리콘을 개재시켜 소정의 형태로 게이트 전극(4)을 형성한다. 이 게이트 전극(4)의 양측 하단에 저농도 불순물을 이온주입한 후, 상기 게이트 전극(4)의 좌·우 양측벽에는 고농도 이온주입을 위한 측벽 스페이서(5)를 형성하고, 게이트 전극(4) 하방에 대하여 외측 영역에는 P+형 고농도 불순물(6)을 이온주입한다. 그러나, 제1도에 도시된 바와 같은 종래의 방법에 의한 PMOS에서 채널영역의 농도는 표면에서 깊어질수록 표면에 비하여 하부의 농도가 감소하기 때문에 종래의 방법에 따라 P+소오스/드레인 접합을 형성할 경우, 고갈 영역(depletion region)(7)의 확장에 의하여 깊은 레벨에서 펀치 쓰로우(punch through)가 발생하여 누설전류에 의한 소자의 파손이 유발되게 된다.
본 발명의 목적은 상기의 문제점을 해결하기 위하여, 하프 서브마이크 로급 이하의 반도체 소자의 제조시 깊은 레벨에서의 펀치 쓰로우에 의한 누설전류 페일(leakage current fail) 특성을 향상시킬 수 있는 P+소오스/드레인 접합 형성방법을 제공하는데에 있다.
이러한 목적을 달성하기 위하여, 반도체 기판의 n+웰 영역중 소자분리영역에 의하여 경계지어진 소자형성영역의 적소에 게이트 절연막상에 게이트 전극을 형성하고, 상기 게이트 전극 및 게이트 절연막의 측면에 측벽 스페이서를 형성하는 단계, 상기 반도체 기판의 표면상에 P+소오스/드레인 영역을 형성하기 위하여 1차로 B11로 불순물을 도입하고, 2차로 BF2가스 소오스로 불순물을 도입하는 단계, 상기 반도체 기판에 열처리를 행하여 BF2영역인 P+소오스/드레인 접합 영역 및 저농도의 B11영역인 P+소오스/드레인 접합 영역의 이중 접합구조를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 일실시예를 첨부도면에 의거하여 상세히 설명한다.
우선, 제2도(a)에 도시된 바와 같이, 반도체 기판(1)의 n+웰 영역(2)중 소자분리영역(도시되지 않음)에 의하여 경계지어진 소자형성영역의 적소에 게이트 절연막(3)을 선택적으로 형성한다. 또한, 이 게이트 절연막(3)상에 게이트 전극(4)을 형성하고, 이 게이트 전극(4) 및 게이트 절연막(3)의 측면에 측벽 스페이서(5)를 형성한다.
그후, 제2도(b)에 보여진 바와 같이, 반도체 기판의 표면상에 P+소오스/드레인 영역을 형성하기 위하여 1차로, 예를 들면 이온주입법 등에 의하여 불순물 원소를 도입한다. 이때, 임플란트 소오스는 B11을 사용하며, 주입량은 저농도, 예를 들면 1012∼1013이온/cm2에서 소자의 디자인 룰에 따라 결정한다. 주입에너지는 RP(penetration range)가 2차 P+소오스/드레인 주입이온의 열처리 공정후의 최종 접합깊이가 되도록 결정하여 이온주입 함으로써 B11영역(8)을 형성한다.
그후, 제2도(c)에 도시된 바와 같이, P+소오스/드레인 영역을 형성하기 위하여 2차로 불순물 이온을 주입한다. 이때, 수직방향 및 수평방향으로의 접합깊이를 최소화하기 위하여 BF2가스 소오스를 사용한다. 여기서는 주입량은 고농도, 예를 들면 1015이온/cm2이상이다.
그리고나서, 기판에 열처리를 행하여 제2도(d)에 도시된 바와 같이, 고농도의 BF2영역(9)인 P+소오스/드레인 접합 영역 및 저농도의 B11영역(8)인 P+소오스/드레인 접합 영역의 이중 접합영역(10) 구조를 형성한다.
이상과 같이 본 발명에 의하면, B11/BF2의 이중주입에 의해 이중접합을 갖는 P+소오스/드레인 접합 영역을 형성하므로써, 고농도 P+소오스/드레인 접합 영역에 전압이 인가될 때, 이 전기장은 저농도 P+소오스/드레인 접합 영역에서 전압강하가 일어나고, 또한 N-웰보다는 농도가 높으므로 제2도(d)에 도시된 바와 같은 깊은 레벨에서 고갈영역이 확장되는 것을 방지하므로 깊은 레벨에서의 펀치-쓰루우에 의한 누설전류를 발생하지 않게 하여 소자의 특성을 향상시킬 수 있다.
Claims (3)
- 반도체 기판의 n+웰 영역중 소자분리영역에 의하여 경계지어진 소자형성영역의 적소에 게이트 절연막상에 게이트 전극을 형성하고, 상기 게이트 전극 및 게이트 절연막의 측면에 측벽 스페이서를 형성하는 단계, 상기 반도체 기판의 표면상에 P+소오스/드레인 영역을 형성하기 위하여 1차로 B11로 불순물을 도입하고, 2차로 BF2가스 소오스로 불순물을 도입하는 단계, 상기 반도체 기판에 열처리를 행하여 BF2영역인 P+소오스/드레인 접합 영역 및 저농도의 B11영역인 P+소오스/드레인 접합 영역의 이중 접합구조를 형성하는 단계를 포함하는 것을 특징으로 하는 P+소오스/드레인 접합 형성방법.
- 제1항에 있어서, 상기 불순물 도입단계에서 1차 B11의 주입량은 1012∼1013이온/cm2이고, 주입에너지는 침투깊이가 2차 P+소오스/드레인 주입이온의 열처리 공정후의 최종 접합깊이가 되는 정도인 것을 특징으로 하는 P+소오스/드레인 접합 형성방법.
- 제1항에 있어서, 상기 2차 BF2가스의 주입량 1015이온/cm2이상인 것을 특징으로 하는 P+소오스/드레인 접합영역 형성방법.
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| KR1019950017580A KR100192169B1 (ko) | 1995-06-26 | 1995-06-26 | P+소오드/드레인 접합 형성방법 |
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| KR1019950017580A KR100192169B1 (ko) | 1995-06-26 | 1995-06-26 | P+소오드/드레인 접합 형성방법 |
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| Publication Number | Publication Date |
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| KR970003694A KR970003694A (ko) | 1997-01-28 |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100671594B1 (ko) * | 2000-12-19 | 2007-01-18 | 주식회사 하이닉스반도체 | 반도체 소자의 얕은 접합 트랜지스터 제조 방법 |
-
1995
- 1995-06-26 KR KR1019950017580A patent/KR100192169B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| KR100671594B1 (ko) * | 2000-12-19 | 2007-01-18 | 주식회사 하이닉스반도체 | 반도체 소자의 얕은 접합 트랜지스터 제조 방법 |
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| Publication number | Publication date |
|---|---|
| KR970003694A (ko) | 1997-01-28 |
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