KR100505618B1 - 고성능 모스 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 고성능 모스 트랜지스터 및 그 제조방법에 관한 것으로, 반도체기판의 표면에 형성된 제1 도전형의 웰 영역과, 웰 영역 상에 형성된 게이트 산화막과, 게이트 산화막의 소정영역 상에 형성된 게이트 전극과, 게이트 전극 양 옆의 웰 영역 표면에 형성된 제2 도전형의 고농도 소오스/드레인 영역과, 고농도 소오스/드레인 영역의 바닥과 웰 영역 사이에 개재되고 고농도 소오스/드레인 영역보다 낮은 농도로 도우핑된 제2 도전형의 저농도 소오스/드레인 영역을 포함한다.

Description

고성능 모스 트랜지스터 및 그 제조방법{High performance MOS transistor and method for fabricating the same}
본 발명은 반도체소자의 모스 트랜지스터 및 그 제조방법에 관한 것으로, 특히 낮은 접합 기생용량을 갖는 고성능 모스 트랜지스터 및 그 제조방법에 관한 것이다.
반도체소자, 특히 저전력 반도체소자를 구성하는 모스 트랜지스터는 바이폴라 트랜지스터에 비하여 소비전력이 낮은 장점이 있다. 그러나, 모스 트랜지스터의 스위칭 속도는 일반적으로 바이폴라 트랜지스터에 비하여 느리다. 이에 따라, 동작속도가 빠르고 소비전력이 낮은 반도체소자를 구현하기 위해서는 보다 더 빠른 스위칭 속도를 보이는 고성능 모스 트랜지스터가 요구된다.
한편, 반도체소자의 집적도가 점점 증가함에 따라 모스 트랜지스터의 채널길이는 점점 짧아지고 있다. 이에 따라, 모스 트랜지스터는 짧은 채널효과에 기인하여 소오스 영역 및 드레인 영역 사이에 흐르는 비정상적인 누설전류를 보인다. 상기 짧은 채널효과는 모스 트랜지스터의 스위칭 특성을 저하시키므로 동작속도가 빠른 반도체소자를 구현하기 위해서는 반드시 해결하여야 한다.
종래의 모스 트랜지스터는 짧은 채널효과를 억제시키기 위하여 채널영역을 제공하는 웰 영역의 불순물 농도를 전체적으로 증가시킬뿐만 아니라 모스 트랜지스터가 형성되는 활성영역에 펀치쓰루 저지용 이온주입을 추가로 실시한다. 상기 펀치쓰루 저지용 이온주입은 웰 영역과 동일한 도전형의 불순물 이온을 주입함으로써, 소오스 영역 및 드레인 영역 사이에 형성되는 공핍층의 폭을 감소시키는 역할을 한다. 이에 따라, 모스 트랜지스터의 짧은 채널효과는 현저히 개선된다. 그러나, 상기한 종래의 모스 트랜지스터에 따르면, 웰 영역의 농도를 증가시킴과 아울러 웰 영역과 동일한 도전형의 불순물 이온을 사용하여 펀치쓰루 저지용 이온주입 공정을 실시함으로써 소오스/드레인 영역 아래의 반도체기판 농도가 한층 더 높아진다. 따라서, 소오스/드레인 영역과 반도체기판, 즉 웰 영역 사이의 기생용량이 점점 증가하여 모스 트랜지스터의 스위칭 속도를 저하시킨다.
본 발명의 목적은 짧은 채널효과를 방지함은 물론, 빠른 스위칭 속도를 보이는 고성능 모스 트랜지스터를 제공하는 데 있다.
본 발명의 다른 목적은 상기 고성능 모스 트랜지스터를 제조하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판의 표면에 형성된 제1 도전형의 웰 영역과, 상기 웰 영역 상에 형성된 게이트 산화막과, 상기 게이트 산화막의 소정영역 상에 형성된 게이트 전극과, 상기 게이트 전극 양 옆의 웰 영역 표면에 형성된 제2 도전형의 고농도 소오스/드레인 영역과, 상기 고농도 소오스/드레인 영역의 바닥과 상기 웰 영역 사이에 개재되고 상기 고농도 소오스/드레인 영역보다 낮은 농도로 도우핑된 제2 도전형의 저농도 소오스/드레인 영역을 포함하는 고성능 모스 트랜지스터를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체기판에 제1 도전형의 불순물 이온을 주입하여 제1 도전형의 웰 불순물 영역을 형성하는 단계와, 상기 웰 불순물 영역이 형성된 반도체기판을 열산화시킴으로써 상기 반도체기판 표면 상에 게이트 산화막을 형성함과 동시에 상기 웰 불순물 영역 내의 불순물이 확산된 제1 도전형의 웰 영역을 형성하는 단계와, 상기 게이트 산화막의 소정영역 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 덮고 상기 게이트 전극의 폭보다 넓은 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 반도체기판에 제2 도전형의 불순물을 주입함으로써, 상기 웰 영역 내에 제2 도전형의 저농도 불순물 영역을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 포토레지스트 패턴이 제거된 반도체기판을 열처리하여 상기 제2 도전형의 저농도 불순물 영역 내의 불순물이 확산된 제2 도전형의 저농도 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극 양 옆의 웰 영역 표면에 제2 도전형의 불순물을 주입함으로써 상기 제2 도전형의 저농도 소오스/드레인 영역 상에 제2 도전형의 고농도 소오스/드레인 영역을 형성하는 단계를 포함하는 고성능 모스 트랜지스터 제조방법을 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 고성능 모스 트랜지스터의 구조를 나타내는 단면도이다.
도 1을 참조하면, 반도체기판(1)의 표면에 소정의 깊이를 갖는 제1 도전형의 웰 영역(7a), 예컨대 p웰 영역을 구비하고, 상기 제1 도전형의 웰 영역(7a) 상에 게이트 산화막(13)을 구비한다. 상기 게이트 산화막의 소정영역 상에 도전물질로 이루어진 게이트 전극(15)을 구비하고, 상기 게이트 전극(15) 양 옆의 웰 영역 표면에 제2 도전형의 고농도 소오스/드레인 영역(21), 예컨대 n형의 고농도 소오스/드레인 영역을 구비한다. 상기 제2 도전형의 고농도 소오스/드레인 영역(21) 아래에 상기 제2 도전형의 고농도 소오스/드레인 영역(21)과 접하는 제2 도전형의 저농도 소오스/드레인 영역(17a)을 구비한다. 상기 제2 도전형의 저농도 소오스/드레인 영역(17a)은 상기 제2 도전형의 고농도 소오스/드레인 영역(21)보다 낮은 불순물 농도를 갖는다. 따라서, 상기 저농도 소오스/드레인 영역(17a) 및 고농도 소오스/드레인 영역(21)은 경사진 불순물 프로파일(graded impurity profile)을 갖는 소오스/드레인 영역을 구성한다. 상기 게이트 전극(15) 하부의 웰 영역 표면에는 문턱전압을 조절하기 위한 제1 도전형의 문턱전압 조절영역(11a)을 구비할 수도 있다. 또한, 상기 문턱전압 조절영역(11a) 아래에 짧은 채널 효과를 억제시키기 위한 제1 도전형의 펀치쓰루 저지 영역(9a)을 더 구비할 수도 있다. 상기 펀치쓰루 저지 영역(9a)은 상기 고농도 소오스/드레인 영역(21)의 굴곡(curvature) 부분과 접하도록 형성하는 것이 바람직하고, 고농도 소오스/드레인 영역(21) 사이의 웰 영역보다 높은 불순물 농도를 갖도록 형성하여야 한다. 또한, 상기 게이트 전극(15) 측벽에 절연막으로 형성된 스페이서(S)를 더 구비할 수도 있다. 이때, 상기 스페이서(S) 하부의 웰 영역(7a) 표면에 상기 고농도 소오스/드레인 영역(21)의 측면과 접하는 제2 도전형의 LDD 영역(19)을 더 구비한다. 상기 LDD 영역(19)은 고농도 소오스/드레인 영역(21)보다 낮은 물순물 농도를 갖도록 형성하여 드레인 전계를 완화시키는 역할을 한다. 상기 제1 도전형 및 제2 도전형은 각각 n형 및 p형일 수도 있다.
상기 도 1에 도시된 바와 같이 고농도 소오스/드레인 영역(21) 아래에 저농도 소오스/드레인 영역(7a)을 구비함으로써, 모스 트랜지스터의 소오스/드레인 영역과 웰 영역 사이의 기생 커패시턴스를 감소시킬 수 있다. 이에 따라, 모스 트랜지스터의 동작속도를 개선시킬 수 있다.
도 2 내지 도 5는 도 1의 모스 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체기판(1), 예컨대 실리콘기판의 소정영역에 통상의 방법으로 활성영역을 한정하는 소자분리막(3)을 형성한다. 상기 소자분리막(3)들 사이의 활성영역에는 약 100Å 내지 200Å의 두게를 갖는 초기산화막(5)이 존재한다. 상기 소자분리막(3)이 형성된 반도체기판에 제1 도전형의 불순물, 예컨대 붕소(B) 이온을 400KeV의 에너지와 3×1013 ion atoms/cm2 도우즈로 주입하여 반도체기판의 표면으로부터 소정의 깊이에 제1 도전형의 웰 불순물 영역(7)을 형성한다. 상기 웰 불순물 영역(7)이 형성된 반도체기판의 활성영역 표면에 제1 도전형의 불순물, 예컨대 붕소(B) 이온을 20KeV의 에너지와 7×1011 ion atoms/㎠의 도우즈로 주입하여 제1 도전형의 문턱전압 조절 불순물 영역(11)을 형성한다. 상기 문턱전압 조절 불순물 영역(11)은 모스 트랜지스터의 문턱전압을 조절하기 위하여 형성하는 것이다. 따라서, 상기 웰 불순물 영역(7) 만으로 원하는 문턱전압을 얻을 수 있는 경우에는 상기 문턱전압 조절 불순물 영역(11)은 형성하지 않을 수도 있다. 또한, 웰 불순물 영역(7)이 형성된 반도체기판의 활성영역 표면에 제1 도전형의 불순물, 예컨대 붕소이온을 60KeV의 에너지와 5×1012 ion atoms/㎠의 도우즈로 주입하여 제1 도전형의 펀치쓰루 저지 불순물 영역(9)을 형성한다. 상기 펀치쓰루 저지 불순물 영역(9)은 모스 트랜지스터의 소오스 영역 및 드레인 영역 사이에 발생하는 펀치쓰루에 기인하는 짧은 채널효과를 억제시키기 위하여 형성하는 것이다. 따라서, 웰 불순물 영역(7) 만으로 짧은 채널 효과를 억제시킬 수 있다면, 상기 제1 도전형의 펀치쓰루 저지 불순물 영역(9)은 형성하지 않을 수도 있다. 상기 펀치쓰루 저지 불순물 영역(7)은 후속공정에서 형성되는 고농도 소오스/드레인 영역의 깊이 부근에 형성하는 것이 바람직하다.
도 3을 참조하면, 상기 초기산화막(5)을 제거하고, 활성영역 표면에 열산화막으로 이루어진 게이트 산화막(13)을 형성한다. 상기 게이트 산화막(13)은 약 900℃의 온도에서 상기 반도체기판(1)을 건식산화시키어 100Å 내지 150Å 정도의 두께로 형성한다. 이때, 상기 열산화 공정에 의해 웰 불순물 영역(7), 펀치쓰루 저지 불순물 영역(9) 및 문턱전압 조절 불순물 영역(11) 내의 불순물들이 확산된다. 이에 따라, 제1 도전형의 웰 영역(7a), 제1 도전형의 펀치쓰루 저지 영역(9a) 및 제1 도전형의 문턱전압 조절 영역(11a)이 형성된다. 상기 문턱전압 조절영역(11a)은 활성영역 표면에 형성되고, 상기 펀치쓰루 저지 영역(9a)은 문턱전압 조절 영역(11a) 아래에 분포된다. 상기 게이트 산화막(13)이 형성된 반도체기판 전면에 도전막, 예컨대 도우핑된 폴리실리콘막 또는 텅스텐 폴리사이드막을 형성하고, 상기 도전막을 패터닝하여 게이트 산화막의 소정영역 상에 게이트 전극(15)을 형성한다. 상기 게이트 전극(15)을 덮고, 상기 게이트 전극(15)보다 더 넓은 폭을 갖는 포토레지스트 패턴(PR)을 형성한다. 다음에, 상기 포토레지스트 패턴(PR)을 이온주입 마스크로 사용하여 상기 게이트 전극(15) 양 옆의 활성영역에 제2 도전형의 불순물, 예컨대 인(P) 이온을 150KeV의 에너지와 1×1013 ion atoms/㎠의 도우즈로 주입하여 상기 펀치쓰루 저지 영역(9a)의 바닥 근방에 제2 도전형의 저농도 불순물 영역(17)을 형성한다. 여기서, 상기 게이트 전극(15)의 한 쪽에 포토레지스트 패턴(PR)이 연장된 폭(g)은 후속공정에서 형성되는 모스 트랜지스터의 고농도 소오스/드레인 영역과 게이트 전극 하부의 채널영역이 서로 접하는 부분을 충분히 덮도록 설정되어야 한다. 다시 말해서, 포토레지스트 패턴(PR)은 모스 트랜지스터의 채널 길이가 짧아지는 효과가 발생되지 않도록 게이트 전극(15)보다 더 넓은 폭을 갖도록 형성하여야 한다.
도 4를 참조하면, 상기 포토레지스트 패턴(PR)을 제거하고, 게이트 전극(15)을 패터닝하기 위한 식각 공정시 반도체기판에 가해진 식각 손상을 치유하기 위하여 열처리 공정을 실시한다. 상기 열처리 공정은 상기 포토레지스트 패턴(PR)을 형성하기 전에 실시하여도 무방하다. 상기 열처리 공정은 약 900℃의 온도에서 30분 정도 실시하는 것이 바람직하다. 이때, 상기 열처리 공정에 의해 저농도 불순물 영역 내의 불순물들이 확산되어 제2 도전형의 저농도 소오스/드레인 영역(17a)이 형성된다. 상기 열처리 공정이 실시된 반도체기판에 게이트 전극(15)을 이온주입 마스크로 사용하여 LDD 이온주입 공정을 실시함으로써, 게이트 전극(15) 양 옆의 반도체기판 표면에 제2 도전형의 LDD 영역(19)을 한다. 상기 LDD 이온주입 공정은 제2 도전형의 불순물, 예컨대 비소(As) 이온을 30KeV의 에너지와 1×1014 ion atoms/㎠ 내지 1.48×1014 ion atoms/㎠의 도우즈로 주입하여 실시한다.
도 5를 참조하면, 상기 LDD 영역(19)이 형성된 결과물 전면에 절연체막, 예컨대 CVD 산화막을 형성하고, 상기 CVD 산화막을 이방성 식각하여 게이트 전극(15)측벽에 스페이서(S)를 형성한다. 상기 스페이서(S) 및 상기 게이트 전극(15)을 이온주입 마스크로 사용하여 반도체기판에 제2 도전형의 불순물, 예컨대 비소(As) 이온을 60KeV의 에너지와 5×1015 ion atoms/cm2의 도우즈로 주입한 후에 소정의 온도에서 열처리 공정을 실시함으로써, 게이트 전극(15) 양 옆의 반도체기판 표면에 제2 도전형의 고농도 소오스/드레인 영역(21)을 형성한다. 상기 제2 도전형의 고농도 소오스/드레인 영역(21)은 상기 스페이서(S) 및 LDD 영역을 형성하는 공정을 생략하고 형성할 수도 있다. 상기 스페이서(S) 및 LDD 영역(19)을 형성한 후에 고농도 소오스/드레인 영역(21)을 형성하면, 도 5에 도시된 바와 같이 스페이서(S) 하부에만 LDD 영역(19)이 잔존하고, 상기 고농도 소오스/드레인 영역(21)의 측면과 LDD 영역(19)이 서로 접한다. 상기 LDD 영역(19)은 드레인 전계를 완화시키어 핫 캐리어에 의한 모스 트랜지스터의 신뢰성 저하를 방지하기 위한 목적으로 형성한다. 또한, 상기 고농도 소오스/드레인 영역(21) 아래에 저농도 소오스/드레인 영역(17a)이 위치한다. 따라서, 고농도 소오스/드레인 영역(21) 및 저농도 소오스/드레인 영역(17a)으로 구성되는 소오스/드레인 영역은 경사진 불순물 프로파일을 갖는다. 이때, 상기 펀치쓰루 저지 영역(9a)은 고농도 소오스/드레인 영역(21)의 굴곡(curvature) 부분과 접하여 소오스 영역 및 드레인 영역 사이의 펀치쓰루 현상이 발생하는 것을 억제시킨다.
한편, 상기 도 2 내지 도 5에서 제1 도전형 및 제2 도전형은 각각 n형 및 p형일 수도 있다. 이때, 웰 불순물 영역(7)은 인(P) 이온을 600KeV의 에너지와 3×1013 ion atoms/㎠의 도우즈로 주입하여 형성하고, 문턱전압 조절 불순물 영역(11)은 인(P) 이온을 40KeV의 에너지와 7×1011 ion atoms/㎠의 도우즈로 주입하여 형성한다. 또한, 펀치쓰루 저지 불순물 영역(9)은 인(P) 이온을 120KeV의 에너지와 5×1012 ion atoms/㎠의 도우즈로 주입하여 형성하고, 저농도 불순물 영역(17)은 붕소(B) 이온을 60KeV의 에너지와 1×1013 ion atoms/㎠의 도우즈로 주입하여 형성한다. 또한, LDD 영역(19)은 불화붕소 이온을 10KeV의 에너지와 1×1014 ion atoms/㎠의 도우즈로 주입하여 형성하고, 고농도 소오스/드레인 영역(21)은 불화붕소 이온을 25KeV의 에너지와 2×1015 ion atoms/㎠의 도우즈로 주입하여 형성한다.
도 2 내지 도 5에서 설명한 방법에 의해 제작된 모스 트랜지스터의 소오스/드레인 영역 및 그 아래의 웰 영역에 대한 도우핑 프로파일의 시뮬레이션 결과가 도 6b 및 도 7b에 보여진다. 또한, 도 6a 및 도 7a는 종래의 방법에 의해 제작된 모스 트랜지스터의 소오스/드레인 영역 및 그 아래의 웰 영역에 대한 도우핑 프로파일을 보인다. 도 6a 및 도 6b는 NMOS 트랜지스터에 대한 도우핑 프로파일이고, 도 7a 및 도 7b는 PMOS 트랜지스터에 대한 도우핑 프로파일이다. 여기서, 종래의 기술은 도 3의 저농도 불순물 영역(17)을 형성하지 않은 경우에 해당한다. 각 도우핑 프로파일은 도 5의 X-X'에 따른 시뮬레이션 결과이다. 각 도우핑 프로파일을 나타내는 그래프에 있어서, 가로축은 반도체기판 표면으로부터의 거리(X)를 나타내고, 세로축은 불순물 농도(C)를 나타낸다. 또한, 각 도우핑 프로파일에 있어서, 고농도 소오스/드레인 영역(21)을 형성하기 위한 열처리 공정은 975℃의 온도에서 1분동안 실시하는 급속열처리 공정을 적용하였다.
도 6a 및 도 6b를 참조하면, 종래의 모스 트랜지스터의 제조방법에 따른 소오스/드레인 영역은 급격한 접합(abrupt junction)을 보이는 반면에 본 발명에 따른 모스 트랜지스터의 소오스/드레인 영역은 경사진 접합(graded junction)을 보인다. 즉, 종래의 기술에 있어서 소오스/드레인 영역은 고농도 소오스/드레인 영역(21)만으로 형성되므로 약 0.2㎛의 얕은 접합깊이를 보이는 반면에, 본 발명에 있어서 소오스/드레인 영역은 고농도 소오스/드레인 영역(21) 및 저농도 소오스/드레인 영역(17a)으로 구성되므로 약 3.5㎛의 깊은 접합깊이와 함께 완만한 불순물농도분포를 보인다. 또한, 본 발명에 따르면, 접합 부근에서의 소오스/드레인 영역의 불순물 농도가 저농도 소오스/드레인 영역(17a)에 의해 결정되므로 종래기술에 비하여 낮은 불순물농도를 보인다. 따라서, 본 발명에 따라 제작된 NMOS 트랜지스터의 소오스/드레인 접합부분에서 형성되는 공핍층의 폭(WDN2)이 종래기술에 따라 제작된 NMOS 트랜지스터의 공핍층 폭(WDN1)보다 넓다. 이는, 접합에서 발생되는 공핍층의 폭은 불순물 농도가 낮을수록 넓어지기 때문이다. 더욱이, 접합 아래의 웰 영역(7a)의 불순물 농도를 살펴보면, 종래기술은 펀치쓰루 저지 영역(9a)에 의한 피크점이 존재한다. 이에 반하여, 본 발명은 펀치쓰루 저지 영역(9a)이 저농도 소오스/드레인 영역(17a)에 의해 상쇄되어 소멸된다. 따라서, 접합 아래의 불순물 농도 또한 본 발명이 종래기술에 비하여 더 낮다. 결과적으로, 본 발명에 따른 NMOS 트랜지스터의 소오스/드레인 접합의 공핍층은 종래기술에 비하여 훨씬 넓으므로 NMOS 트랜지스터의 기생 커패시턴스를 감소시키어 동작속도를 개선시킬 수 있다.
도 7a 및 도 7b 역시 상술한 도 6a 및 도 6b의 경우와 동일한 도우핑 프로파일을 보인다. 따라서, 이에 대한 자세한 설명은 생략하기로 한다.
도 7a 및 도 7b로부터 본 발명에 따른 PMOS 트랜지스터의 소오스/드레인 영역의 공핍층 폭(WDP2)은 종래기술의 공핍층 폭(WDP1)에 비하여 더 넓다. 따라서, 본 발명에 따르면, PMOS 트랜지스터의 동작속도 역시 개선시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, 소오스/드레인 영역의 하부농도만을 감소시키어 짧은 채널효과가 발생하는 현상을 방지하면서 소오스/드레인 영역의 접합 커패시턴스를 감소시킬 수 있다. 이에 따라, 모스 트랜지스터의 동작속도를 개선시킬 수 있다.
도 1은 본 발명에 따른 고성능 모스 트랜지스터의 구조를 나타내는 단면도이다.
도 2 내지 도 5는 본 발명에 따른 고성능 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 6a는 종래기술에 따른 N채널 모스 트랜지스터의 소오스/드레인 영역의 불순물 농도 프로파일을 보여주는 그래프이다.
도 6b는 본 발명에 따른 N채널 모스 트랜지스터의 소오스/드레인 영역의 불순물 농도 프로파일을 보여주는 그래프이다.
도 7a는 종래기술에 따른 P채널 모스 트랜지스터의 소오스/드레인 영역의 불순물 농도 프로파일을 보여주는 그래프이다.
도 7b는 본 발명에 따른 P채널 모스 트랜지스터의 소오스/드레인 영역의 불순물 농도 프로파일을 보여주는 그래프이다.

Claims (12)

  1. 반도체기판의 표면에 형성된 제1 도전형의 웰 영역;
    상기 웰 영역 상에 형성된 게이트 산화막;
    상기 게이트 산화막의 소정영역 상에 형성된 게이트 전극;
    상기 게이트 전극 양 옆의 웰 영역 표면에 형성된 제2 도전형의 고농도 소오스/드레인 영역;
    상기 게이트 전극 하부에 상기 고농도 소오스/드레인 영역의 굴곡(curved) 부분과 접하는 제1 도전형의 펀치스루 저지 영역; 및
    상기 고농도 소오스/드레인 영역의 바닥과 상기 웰 영역 사이에 개재되고 상기 고농도 소오스/드레인 영역보다 낮은 농도로 도우핑된 제2 도전형의 저농도 소오스/드레인 영역을 포함하는 고성능 모스 트랜지스터.
  2. 제1항에 있어서, 상기 제1 도전형 및 상기 제2 도전형은 각각 p형 및 n형인 것을 특징으로 하는 고성능 모스 트랜지스터.
  3. 제1항에 있어서, 상기 제1 도전형 및 상기 제2 도전형은 각각 n형 및 p형인 것을 특징으로 하는 고성능 모스 트랜지스터.
  4. 제1항에 있어서, 상기 게이트 전극 측벽에 형성된 스페이서를 더 구비하는 것을 특징으로 하는 고성능 모스 트랜지스터.
  5. 제4항에 있어서, 상기 스페이서 하부의 웰 영역 표면에 상기 고농도 소오스/드레인 영역의 측면과 접하고, 상기 고농도 소오스/드레인 영역보다 낮은 불순물 농도를 갖는 제2 도전형의 LDD 영역을 더 구비하는 것을 특징으로 하는 고성능 모스 트랜지스터.
  6. 제1항에 있어서, 상기 게이트 전극 하부의 웰 영역 표면에 제1 도전형의 문턱전압 조절 영역을 더 구비하는 것을 특징으로 하는 고성능 모스 트랜지스터.
  7. 반도체기판에 제1 도전형의 불순물 이온을 주입하여 제1 도전형의 웰 불순물 영역을 형성하는 단계;
    상기 게이트산화막의 하부에 제1 도전형의 펀치쓰루 저지 불순물영역을 형성하는 단계;
    상기 웰 불순물 영역이 형성된 반도체기판을 열산화시킴으로써 상기 반도체기판 표면 상에 게이트 산화막을 형성함과 동시에 상기 웰 불순물 영역 내의 불순물이 확산된 제1 도전형의 웰 영역을 형성하는 단계;
    상기 게이트 산화막의 소정영역 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 덮고 상기 게이트 전극의 폭보다 넓은 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 반도체기판에 제2 도전형의 불순물을 주입함으로써, 상기 웰 영역 내에 제2 도전형의 저농도 불순물 영역을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 포토레지스트 패턴이 제거된 반도체기판을 열처리하여 상기 제2 도전형의 저농도 불순물 영역 내의 불순물이 확산된 제2 도전형의 저농도 소오스/드레인 영역을 형성하는 단계; 및
    상기 게이트 전극 양 옆의 웰 영역 표면에 제2 도전형의 불순물을 주입함으로써, 상기 제2 도전형의 저농도 소오스/드레인 영역 상에 제2 도전형의 고농도 소오스/드레인 영역을 형성하는 단계를 포함하는 고성능 모스 트랜지스터 제조방법.
  8. 제7항에 있어서, 상기 제1 도전형 및 상기 제2 도전형은 각각 p형 및 n형인 것을 특징으로 하는 고성능 모스 트랜지스터 제조방법.
  9. 제7항에 있어서, 상기 제1 도전형 및 상기 제2 도전형은 각각 n형 및 p형인 것을 특징으로 하는 고성능 모스 트랜지스터 제조방법.
  10. 제7항에 있어서, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 고성능 모스 트랜지스터 제조방법.
  11. 제10항에 있어서, 상기 스페이서 하부의 웰 영역 표면에 상기 고농도 소오스/드레인 영역의 측면과 접하고, 상기 고농도 소오스/드레인 영역보다 낮은 불순물 농도를 갖는 제2 도전형의 LDD 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 고성능 모스 트랜지스터 제조방법.
  12. 제7항에 있어서, 상기 게이트 산화막을 형성하는 단계 전에
    상기 제1 도전형의 웰 불순물 영역이 형성된 반도체기판 표면에 제1 도전형의 문턱전압 조절 불순물 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 고성능 모스 트랜지스터 제조방법.
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