KR100190144B1 - 바이폴라 트랜지스터 및 엠오에스 트랜지스터를 포함한 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명의 바이폴라 트랜지스터를 제조하는 방법의 경우, 제1 부분과 제1 부분 주변에 제2 부분을 갖는 콜렉터 영역은 절연막으로 피복되고, 절연막 상에 오프닝을 갖는 폴리실리콘 층이 형성된다. 다음에 절연막을 오프닝의 면적보다 큰 면적만큼 선택적으로 제거하여 콜렉터 영역의 제1 부분과 제2 부분을 노출시키고 폴리실리콘 층의 일부분과 콜렉터 영역의 제2 부분 사이에 갭을 형성시킨다. 그 다음에 갭을 실리콘 층으로 충진하고 제1 부분에 진성 베이스 영역을 형성시키기 위해 불순물을 도핑시키고, 측벽 스페이서를 형성시켜 오프닝을 원래의 면적보다 작게 만든다. 다음에 진성 베이스 영역에 에미터 영역을 형성시키기위해 다른 불순물을 도핑시키고, 또한 진성 베이스 영역과 접촉하는 외부 베이스 영역을 형성하기 위해 실리콘 층을 통해 콜렉터 영역 내로 다른 불순물을 도핑시킨다.

Description

바이폴라 트랜지스터 및 MOS 트랜지스터를 포함한 반도체 장치 제조 방법
제1a도 내지 제1l도는 본 발명의 제1 실시예에 따라 바이폴라 트랜지스터를 제조하는 방법에 대한 각 단계를 도시한 단면도.
제2도는 제1a도 내지 제1l도에서 도시한 바이폴라 트랜지스터의 평면도와 이것에 따른 단면도.
제3a 내지 제3c도 본 발명의 제2 실시예에 따라 자기 정합식 외부 베이스를 갖는 바이폴라 트랜지스터를 제조하는 방법에 대한 단계를 나타내는 단면도.
제4a 내지 제4l도는 본 발명의 제3 실시예에 따라 Bi-CMOS 트랜지스터를 사용하며 자기 정렬식 외부 베이스를 갖는 바이폴라 트랜지스터를 제조하는 방법을 나타내는 단면도.
제5a 내지 제5c도는 본 발명의 제4 실시예에 따라 Bi-CMOS 트랜지스터를 사용하며 자기 정렬식 외부 베이스를 갖는 바이폴라 트랜지스터를 제조하는 방법을 나타내는 단면도.
제6a 내지 제6d도는 종래 기술의 바이폴라 트랜지스터를 제조하는 방법을 나타내는 단면도.
제7a 내지 제7d도는 다른 종래 기술의 Bi-CMOS 트랜지스터를 제조하는 방법을 나타내는 단면도.
* 도면의 주요부분의 대한 부호의 설명
1 : 기판 4 : 콜렉터 영역
8 : 실리콘 산화물 막 15 : 에미터 전극
19 : 베이스 전극 29 : 포토레지스트
[발명의 배경]
본 발명은 바이폴라 트랜지스터를 제조하는 방법에 관한 것으로, 보다 상세하게는, 에미터 영역 및 자기 정합식으로 형성된 외부 즉 그래프트 베이스 영역(external or graft base region)을 갖는 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
바이폴라 트랜지스터는 에미터 영역에 대하여 외부 베이스 영역을 정확하게 위치시켜 형성시킴으로써 전류 이득과 응답 속도와 같은 장치 성능이 개선(enhance)될 수 있다. 이러한 목적을 위해, 에미터 영역과 외부 베이스 영역을 서로에 대하여 자기 정합식으로 형성하는 방법이 제안되어 있다. 이 방법에 대해서는 제6a도 내지 6d도를 참조하면서 후술하기로 한다.
제6a도의 단계에서, 선택적 산화 방법을 이용하여 콜렉터 영역(44)상에 필드 산화물 막(47)을 선택적으로 형성시킨다. 산화물 막(47)으로 피복되지 않은 콜렉터 영역(44)의 부분에 의해 베이스 형성부가 한정된다.
제6b도의 단계에서, 표면 전체 상에 폴리실리콘 막(50)을 형성시킨 후 폴리실리콘 막(50)에 붕소 이온을 주입시킨다. 그 후에, 폴리실리콘 막(50)상에 산화물 막(51)을 형성시킨다.
제6c도의 단계에서, 이방성 에칭 기술에 의해 산화물 막(51)과 폴리실리콘 막(50)을 순차로 에칭하여 오프닝부(80)를 형성시킴으로써 콜렉터 영역(44)의 일부분을 노출시킨다.
제6d도의 단계에서, 콜렉터 영역(44)중 노출된 부분에 붕소 이온을 주입시켜 진성 또는 활성 영역(48)을 형성한다. 오프닝부(80)를 형성하는 폴리실리콘 막(50)의 측면 상에 실리콘 산화물(55)로 이루어진 측벽을 형성시킨다. 그 후에 표면 전체를 비소를 도핑한 다결정 층으로 피착시키고 패터닝하여 폴리실리콘 에미터 전극(61)을 형성시킨다. 다음에 에미터 전극(61)으로부터 베이스 전극(48)으로 비소가 확산되어지도록 열 처리를 행하여 에미터 영역(56)을 형성한다. 이러한 열 처리와 동시에, 폴리실리콘 층(50)으로부터 콜렉터 영역(44)으로 붕소를 확산시켜 외부 즉 그래프트 베이스 영역(60)을 형성시킨다. 이 때문에, 외부 베이스 영역(60)은 에미터 영역(56)과 자기 정합식으로 형성되어진다.
그러나, 상술된 방법의 경우에는 콜렉터 영역(44)의 표면부가 제6c도에서 도시된 바와 같이, 오프닝부(80)를 형성시키는 단계에서 상당하게 에칭되어 버린다. 이것은 폴리실리콘 층(50)이 그 두께가 변화하여 콜렉터 영역(44)의 부분을 완전하게 노출시키는데 비교적 과도한 에칭을 필요로하기 때문이다. 이러한 이유 때문에, 베이스 영역(48)은 제6d도에서 도시된 바와 같이 외부 베이스 영역(60)과의 접착이 취약하게 되어, 베이스 저항이 증가하여 고주파수 성능을 저하시킨다. 최악의 경우에는, 베이스 영역(48)은 외부 베이스 영역(60)과 전혀 접촉하지 않게 된다. 또한, 콜렉터 영역(44)의 표면부는 제6c도의 단계에서 노출되거나, 또는 이방성 에칭이 직접 행해지므로 그 때 형성된 베이스 영역 및 에미터 영역(48 및 56)은 많은 결정 결함을 가져 누설 전류가 증가되어진다.
따라서, 상기와 같은 문제점을 극복하기 위해서, 일본 공개 특허 공보 제 소63-214663호에서는 에칭 저지 막(etching stop film)으로서 산화물 막을 사용하는 방법에 대해 기재되어 잇다. 이 방법은 바이폴라 트랜지스터와 상보형 MOS 트랜지스터를 포함한 소위 Bi-CMOS 장치를 제조하는데 응용되는 것으로 제7a 내지 7d 도를 참조하면서 후술하기로 한다.
제7a도의 단계에서, 바이폴라 트랜지스터를 제조해야 할 바이폴라 영역(180)에는 P형 실리콘 기판(41)의 일부분과 N-형 에피택셜 층(44)사이에 N+형 매립 층(42)이 매립 또는 매설되어 있다. N 채널 MOS 트랜지스터를 제조해야 할 NMOS 영역(200)에는 실리콘 기판(41)과 P 웰(45)사이에 P+형 매립 영역(43)이 형성되어있다. P 채널 MOS 트랜지스터를 제조해야 할 PMOS 영역(300)에는 기판(41)과 N 웰(46) 사이에 N+형 매립 영역(42)이 형성되며, 그 후에 선택적 산화 방법을 이용하여 에피택셜 층(44), P 웰(45) 및 N 웰(46)에 필드 산화물 막(47)을 형성시켜 PMOS 영역(300), NMOS 영역(200) 및 바이폴라 트랜지스터 영역(100)의 각각의 활성 영역을 한정하고 있다. 그 후 바이폴라 영역(100)에서, 붕소 이온을 선택적으로 주입시켜 P형 진성 베이스 영역(48)을 형성시킨다. 후속하여, 각각의 활성 영역 상에 실리콘 산화물 막(49)을 형성시킨다. 이 막(49)은 MOS 트랜지스터에 대한 게이트 절연막으로서 작용한다.
제7b도의 단계에서, 진성 베이스 영역(48)상의 실리콘 산화물 막(49)을 포토리소그래피에 의해 선택적으로 제거시켜 외부 베이스 접촉을 위한 오프닝부(49A)를 형성시킨다. 다음에 표면 전체 상에 P형 다결정 실리콘 막(50)과 실리콘 이산화물 막(51)을 순차적으로 형성시킨다. 폴리실리콘 막(50)을 P형 불순물로 도핑시킨다.
제7c도의 단계에서, 포토리소그래피에 의해 실리콘 이산화물 막(51)과 다결정 막(50)을 선택적으로 에칭시켜 오프닝부(49A)를 통해 P형 진성 베이스 영역(48)과 접촉하는 베이스 전극(54)과, N-채널 및 P-채널 MOS 트랜지스터용 게이트 전극(52 및 53)을 형성한다. 다음에 표면 전체 상에 실리콘 이산화물 막을 형성시키고 소위 에칭-백(etch-back) 처리를 행하여 베이스 전극(54)과 게이트 전극(52 및 53)의 각각의 측면 상에 측벽(55)을 형성시킨다. 이러한 에칭-백 처리시에, 실리콘 이산화물 막(49)의 부분들도 또한 도시된 바와 같이 제거되어 P형 진성 베이스 영역(48)의 각 부분, N-형 에피택셜 층(44), P 웰(45) 및 N 웰(46)이 노출된다. 특히, 오프닝(90)에 의해 에미터 영역의 형성이 한정된다. 그 후에, 비소(As)와 같은 N형 불순물을 선택적으로 주입시켜 에이터 영역(56), 콜렉터 접촉 영역(57) 및 N 채널 MOS 트랜지스터의 소스 및 드레인 영역 (58)을 형성한다. 후속하여, 붕소(B)와 같은 P형 불순물을 선택적으로 주입시켜 P 채널 MOS 트랜지스터의 소스 및 드레인 영역(59)을 형성한다. 주입된 불순물을 활성화시키기 위한 어닐 처리(annealing process)중에, 베이스 영역(54)에 포함된 P형 불순물은 오프닝부(49A)를 통해 P형 진성 베이스 영역(48) 내로 확산되어 P+형 외부 베이스 영역(60)이 형성된다.
제7d도의 단계에서, N-형 다결정 실리콘 층을 형성시키고, 패터닝을 행하여 에미터 전극(61)을 형성시킨다.
상기 방법으로 제조한 바이폴라 트랜지스터의 경우, 실리콘 산화물 막(49)은 폴리실리콘 층(50)을 에칭할 시에 콜렉터(44)에 대한 에칭 저지부로서 작용한다. 따라서, 제6도의 방법에서 기술된 문제점들은 극복되었다.
그러나, 제7b 및 7c도에서 명백하게 알 수 있는 바와 같이, 외부 베이스 영역(60)을 형성하는 오프닝(49A)과 에미터 영역(56)을 형성하는 오프닝(70)은 서로 독립된 단계에서 제공된다. 이러한 이유 때문에, 외부 베이스 영역(60)과 에미터 영역(56) 간의 거리는 각각의 포토리소그래피 처리에 의해 영향을 받게 되어 설계치와는 다르게 된다. 환언하면, 외부 베이스 영역(56)은 자기 정합식으로 형성되지 않는다. 이 때문에 바이폴라 트랜지스터는 제6도에서 도시된 트랜지스터보다 전기적 특성이 떨어지게 된다.
[발명의 요약]
따라서, 본 발명의 목적은 외부 베이스 영역과 에미터 영역이 자기 정합식으로 형성되어진 바이폴라 트랜지스터를 제조하는 개선된 방법을 제공하는데 있다.
본 발명의 다른 목적은 바이폴라 트랜지스터와 CMOS 트랜지스터를 포함한 Bi-CMOS 장치를, 공정수(단계수)를 감소시키고 장치의 성능을 개선시키면서 제조하는 방법을 제공하는데 있다.
본 발명에 따른 바이폴라 트랜지스터를 제조하는 방법은, 콜렉터 영역 상에 절연막을 형성시키는 단계와, 상기 절연막 상에 제1 반도체 막을 형성시키는 단계와, 오프닝부를 형성시키기 위해 상기 제1 반도체 막을 선택적으로 제거하는 단계와, 상기 오프닝부에 면하는 상기 콜렉터 영역의 제1 부분과 상기 오프닝의 주변부에 면하는 상기 콜렉터 영역의 제2 부분을 노출시키기 위해 상기 제1 반도체 막 아래의 상기 절연층의 상기 오프닝부와 상기 주변부에 의해 상기 절연막 중 노출된 부분을 제거하는 단계와, 상기 주변부로 둘러싸여진 면적을 제2 반도체 막으로 충진시키는 단계와, 상기 제1 부분에 진성 베이스 영역을 형성시키는 단계와, 상기 오프닝부를 구성하는 상기 제1 반도체 막의 측면 상에 측벽을 형성시키는 단계와, 외부 베이스 영역을 형성시키기 위해 제1 및 제2 반도체 막을 통해 상기 제2 부분에 불순물을 주입시키는 단계와, 상기 제1 부분에 상기 측벽에 대해 노출되어지는 에미터 영역을 형성시키는 단계를 포함하고 있다.
본 발명에 따른 Bi-CMOS 트랜지스터를 제조하는 방법의 경우, 바이폴라 트랜지스터를 제조하는 동안 CMOS 트랜지스터를 보호막으로 피복하여 바이폴라 트랜지스터의 제조 영향을 받지 않게 한다.
본 발명의 바이폴라 트랜지스터의 경우, 반도체 기판에 형성된 콜렉터 영역상에 실리콘 산화물 막, 다결정 실리콘 막, 및 실리콘 질화물 막이 형성되어 있다. 실리콘 질화물 막과 다결정 실리콘 막은 건식 에칭(dry etching)에 의해 에칭되어 개구부를 형성한다. 다결정 실리콘 막의 에칭 속도가 실리콘 산화물 막의 에칭 속도와 다르기 때문에, 실리콘 산화물 막은 거의 에칭되지 않는 다. 그 후에, 실리콘 산화물 막은 등방성 에칭의 습식 에칭(wet etching)에 의해 에칭되어 다결정 실리콘막과 콜렉터 영역 사이에 위치한 오프닝부의 동심 공동(concentric cavity)이 형성된다. 또한, 공동은 다결정 실리콘 막으로 충진되어 있다. 이와 같이 형성된 구조체에 대해 열 처리를 행함으로써 공동 내의 다결정 실리콘 막과 접촉하는 콜렉터 영역의 일부분 내로 불순물이 주입되어 외부 베이스 영역이 형성된다. 또한, 에미터 영역의 형성은 측벽에 의해 제어된다. 상기 제조 방법으로 인해, 외부 베이스 영역과 에미터 영역은 자기 정합식으로 형성되어 이들은 편차없이 규정 위치에 형성되어진다.
또한, 바이폴라 트랜지스터의 외부 베이스 영역과 에미터 영역을 자기 정합식으로 형성시키는 일련의 공정들을 행하면서 CMOS 형성 영역을 보호막 즉 제1 실리콘 막과 제2 절연막으로 피복하여 보호한다. 이들 일련의 공정들은 CMOS 트랜지스터와 그 제조에는 어떠한 영향도 끼치지 않는다.
본 발명의 상기 또한 그 이외의 목적, 특정 및 장점들은 첨부된 도면을 참조하여 기술한 다음의 설명으로부터 보다 명백해질 것이다.
[바람직한 실시예의 설명]
지금부터 제1a 내지 1l도를 참조해 보면, 본 발명의 제1 실시예에 따른 바이폴라 트랜지스터는 다음과 같이 제조된다. 보다 상세히 설명하자면, 제1a도의 단계에서, P형 실리콘 기판(1) 상에 N+형 매립층(2)을 선택적으로 형성시킨다. 후속하여, N+형 매립층(2)과 기판(1) 상에 0.5 내지 1.8㎛ 두께와 5×1015내지 5×1016cm-3의 불순물 농도를 갖는 N-형 에피택셜 층(4)을 콜렉터 영역으로서 형성시킨다. 다음에 선택적 산화 방법을 이용하여 에피택셜 층(4) 상에 필드 산화물 막(7)을 선택적으로 형성시켜 베이스 및 에미터 형성부와 콜렉터 접촉 형성부를 한정한다. 다음에 이들 형성부를 3 내지 30nm 두께의 실리콘 산화물 막(8)으로 피복시킨다.
제1b도의 단계에서, 표면 전체 상에 비도핑된 다결정 실리콘 막(9)과 실리콘 질화물 막(10)을 순차로 형성시킨다.
제1c도의 단계에서, 실리콘 질화물 막(10)을 선택적으로 제거시킨 후 나머지 질화물 막(10)을 마스크로서 사용하여 건식 에칭 기술에 의해 제1 다결정 실리콘 막(9)을 선택적으로 제거시킨다. 결과적으로, 나중에 진성 베이스 영역이 형성되어질 콜렉터 영역(4)의 중심부 상에 진성 또는 활성 베이스 영역의 오프닝부(11)를 형성시킨다. 이 때, 실리콘 산화물 막(8)이 콜렉터 영역을 피복시키도록 제공되어 에칭 저지부로서 작용하게 되므로, 콜렉터 영역(4)은 에칭되지 않는다. 그 후에, 습식 에칭 기술에 의해, 층(9)을 마스크로서 사용하여 실리콘 산화물 막(8)을 제거시킨다. 산화물 막(8)의 에칭은 사이드-에칭(side-etch)을 행하면서 처리된다. 결과적으로, 오프닝(11)과 동심인 공동(28)이 오프닝(11)보다 큰 면적을 가지고 형성된다. 실리콘 산화물 막(8)의 또 다른 에칭으로 인해 필드 산화물 막(7)이 에칭되는 것을 방지시킬 목적으로 실리콘 산화물 막(8)을 전부 제거시키지 않는다는 점에 주목할 필요가 있다.
산화물 막(8)은 박막이며 산화물 막(8)이 에칭제(etchant)는 거의 실리콘 층을 에칭시키지 않으므로, 콜렉터 영역(4)은 사실상 에칭되지 않는다. 더욱이, 거의 결정 결함도 나타나지 않는다. 공동(28)의 높이 D와 거리 W는 각각 3내지 100nm와 60 내지 400nm인 것이 적합하다.
또한, 거리값 W는 자기 정합식으로 나중에 행해질 공정에서 형성될 외부 베이스 영역의 면적을 결정한다. 이 W 값이 너무 크면, 베이스 영역의 면적의 증가로 인해 베이스의 용량이 증가하게 된다. 반대로, 이 W 값이 너무 작으면, 베이스의 저항이 증가하게 된다.
제1d도의 단계에서, 표면 전체 상에 비도핑된 다결정 실리콘 막(12)을 CVD 공정으로 공동(28)을 충진시키면서 피착시킨다. 이 다결정 실리콘 막(12)은 공동(28)의 높이 D와 거의 동일한 두께를 갖는다. 필요하다면, 막(12)의 두께를 높이 D보다 두껍게 할 수 있다.
제1e도의 단계에서, 공동(28)을 충진시키는 제2 다결정 실리콘 막(12)의 일부분을 제외한 제2 다결정 실리콘 막(12)을 제거시키는 등방성 건식 에칭을 행한다. 에칭량은 다결정 실리콘막(12)의 두께에 의존한다. 예를 들어, 공동(28)의 높이(두께)D가 10nm이면, 에칭된 제2 다결정 실리콘 막(12)의 양은 7 nm + 2.1 내지 7 nm + 3.5(30 % 내지 50%)이다. 이와 같이, 콜렉터 영역(4)은 2.1 내지 3.5 nm 만큼 에칭된다. 이 양은 매우 적은 것이다. 또한, 막(12)이 박막이므로 등방성 건식 에칭은 이방성 건식 에칭에 비해 콜렉터 영역(4)에 거의 손상을 주지 않는다.
제1f도의 단계에서, 막(9 및 10)을 마스크로서 사용하여 붕소 또는 붕소 불화물(BF2)이온을 콜렉터 영역(4) 내로 주입시키고 어닐링시켜 주입된 이온을 활성화시킨다. 이 때문에, P-형 진성 베이스 영역(13)이 콜렉터 영역(4)에 형성되어진다. 후속하여, 표면 전체 상에 실리콘 산화물 막을 피착시키고 이방성 건식 에칭을 행한다. 이로써 측벽 스페이서(14)가 형성된다.
제1g도의 단계에서, 표면 전체 상에 비소와 같은 N형 불순물로 도핑된 다결정 실리콘 막(15)을 형성시키고, 막(15) 상에 실리콘 산화물 막(16)을 형성시킨다.
다음에 포토레지스트(29)를 사용하여 패터닝 처리를 행함으로써 N+형 에미터 전극(15)이 형성된다.
제1h도의 단계에서, 포토레지스트(29)를 마스크로서 다시 사용하여 실리콘 질화물 막(10)을 에칭시킴으로써 다결정 실리콘 막(9)이 노출된다.
제1i도의 단계에서, 포토레지스트를 마스크로서 사용하여 제1 다결정 실리콘 막(9)을 건식 에칭 기술로 에칭시킨다. 따라서, 베이스 전극(19)이 형성된다. 후속하여, 실리콘 산화물 막을 표면 전체 상에 피착시키고 이방성 건식 에칭을 행하여 에미터 전극(15)과 베이스 전극(19)의 각 측면 상에 제2 측벽 및 제3 측벽(201 및 202)을 형성시킨다.
제1j도의 단계에서, 비소와 같은 N형 불순물을 30 내지 50 KeV의 에너지와 2 × 1015내지 5 × 1015cm-3의 도핑량으로 마스크(31)에 이온 주입시킨다. 이로써 콜렉터 접촉 영역(22)이 형성된다.
제1k도의 단계에서, 콜렉터 접촉 영역(22)을 피복시키기 위해 마스크(35)를 형성시킨 후, BF2와 같은 P형 불순물을 30 내지 50 KeV의 에너지와 2 × 1015내지 5 × 1015cm-3의 불순물 농도로 베이스 폴리실리콘 전극(19) 내로 이온 주입시킨다. 이 때, 실리콘 산화물 막(16)은 P형 불순물이 N+형 에미터 전극(15) 내로 도핑되는 것을 방지시켜 에미터 저항의 증가는 발생되지 않게 된다.
제1l도의 단계에서, 저항 가열기에 의해 가열되는 노(furnace)를 이용한 열처리를 10 내지 30분간 850 내지 900℃의 온도로 행한다. 따라서, 베이스 전극(19)은 P형으로 변환된다. 또한, 전극(19) 내에 함유된 불순물 중 일부가 제2 다결정 실리콘 막(12) 내로 확산되어 이 막이 P형으로 변환되며 또한 상기 그러나 불순물 중 일부가 콜렉터 및 베이스 영역(4 및 13) 내로 확산되어 외부 베이스 영역(25)을 형성시킨다. 이러한 열 처리 중에, 에이터 전극(15)으로부터의 불순물 확산에 의해 N+형 에이터 영역(23)이 형성된다.
그 후에, 스퍼터링에 의해 20 내지 70 nm 두께의 티타늄 막을 형성시켜 이것에 대해 열 처리를 베이스 전극(19)상에 티타늄 실리사이드 층(26)을 형성시킨다. 이러한 티타늄 실리사이드 층(26)에 의해, 각 전극에서의 저항이 감소되어진다.
제2도는 제1a 내지 1l도에서 도시된 바이폴라 트랜지스터의 평면도와 이 평면도에 대응하는 단면도이다. 제2도에서, 실리콘 산화물 막(8), 외부 베이스 영역(25), 필드 절연층(7) 및 베이스 전극(13)은 링 형상을 갖고 있다. 기판(1)과 매립 영역(2)은 제2도에서 생략되어 있음에 주목하자.
상술된 방법에 의하면, 에미터 영역(23) 및 외부 베이스 영역(25)은 자기 정합식으로 형성된다. 더욱이, 오프닝(11)을 형성할 시에 콜렉터 영역(4)은 약간만 에칭된다. 따라서, 베이스 영역(23)과 외부 베이스 영역(25)의 상당 부분이 접촉하게 되어 베이스 저항이 감소되어진다.
제3도를 참조해 보면, 본 발명의 제2 실시예에 따른 방법을 도시하고 있으며, 여기서는 제1도에서 도시된 구성 소자와 동일한 구성 소자들은 동일 참조 번호로 표시하고 그들에 대한 설명은 생략하기로 한다. 이 실시예의 경우, 제1 실시예의 제1a도 내지 제1c도의 단계 후에 제3a도에서 도시된 바와 같이, 붕소를 도핑한다.
결정 실리콘 또는 붕소를 도핑한 비정질 실리콘으로 구성된 막(27)을 공동(28)을 충진시키면서 표면 전체 상에 형성시킨다. 다결정 실리콘 막(27)을 제3b도에서 도시된 바와 같이 공동(28)을 충진시키는 부분을 제외시키고 등방성 건식 에칭 기술로 제거시킨다. 후속하여, 어닐링에 의해 즉 나머지 막(27)으로부터의 붕소 확산에 의해 외부 베이스 영역(25)을 형성시킨다.
제3c도의 단계에서, 붕소 또는 BF2이온을 콜렉터 영역(4) 내로 주입시키고 활성화시키기 위한 열 처리를 행함으로써 외부 베이스 영역(25)과 접촉되는 P형 진성 베이스 영역(13)이 형성된다. 이 단계 후에, 제1도에서 도시된 방법으로 다른 영역들을 형성시킨다.
제1 및 3도에서 도시된 방법의 경우, 폴리실리콘 막(19)을 사전에 불순물로 도핑시킬 수 있다.
제4도는 참조해 보면, 본 발명을 이용하는 Bi-CMOS 장치의 제조 방법이 도시되어 있다.
보다 상세히 설명하자면, 제4a도의 단계에서, P형 실리콘 기판(1)의 바이폴라 영역(100)과 P 채널 MOS 영역(300) 내에 비소 또는 안티몬 이온을 선택적으로 주입시커 N+형 매립 영역(2)을 형성시킨다. 붕소 이온을 N 채널 MOS 영역(200)에 주입시켜 P+형 매립 영역(3)을 형성시킨다. 후속하여, N+형 매립층(2)과 기판(1) 상에 5 × 1015내지 5 × 1016cm-3의 불순물 농도를 갖는 0.5 내지 1.8㎛ 두께의 N-형 에피택셜 층(4)을 콜렉터 영역으로서 형성시킨다. N MOS 영역(200)과 P MOS 영역(300) 각각에 P 웰(5)과 N 웰(6)을 형성시킨 후, 선택적 산화 방식으로 이용하여 필드 산화물 막(7) 선택적으로 형성시킨다. 이러한 필드 산화물 막(7)에 의해, 바이폴라 트랜지스터 영역(100), N 채널 MOS 트랜지스터 영역(200), 및 P 채널 MOS 트랜지스터 영역(300)은 서로 분리되어 있다. 그 후에 이들 영역들을 3 내지 30 nm 두께를 갖는 N 채널 및 P 채널 MOS 트랜지스터에서 게이트 절연막으로서 작용하는 실리콘 산화물 막(8)으로 피복시킨다.
후속하여, 제4b 내지 4g도의 단계들은 제1a도 내지 1f도의 단계와 동일하다.
제4b 내지 4g도에서 도시된 에칭 단계에서, 실리콘 질화물 막(10) 및 제1 다결정 실리콘 막(9)은 N 채널 및 P 채널 MOS 트랜지스터 영역(200 및 300)을 피복시켜 게이트 절연막(8) 및 제1 다결정 실리콘 막(9)을 건식 에칭 및 불순물 도입으로부터 보호한다. 이러한 이유로서는, 상술된 에칭 단계들이 실리콘 질화물 막(10)과 다결정 실리콘 막(9)을 거의 에칭시키지 않는다는 조건하에 행해져야 하기 때문이다.
제4h도의 단계에서, 포토레지스트(29)를 마스크로서 다시 사용하여 실리콘 질화물 막(10)을 에칭시켜 제1 다결정 실리콘 막(9)을 노출시킨다.
후속하여, 제4i도의 단계에서, 제1 다결정 실리콘 막(9)에 대한 포토레지스트패터닝 및 건식 에칭 단계를 통해 바이폴라 트랜지스터 영역(100)에 베이스 전극(19)이 형성된다. 동시에, N 채널 및 P 채널 MOS 트랜지스터의 게이트 전극(17 및 18)이 N 채널 및 P 채널 MOS 트랜지스터 영역(200 및 300) 각각에 형성된다. 이 단계 다음에, 표면 전체 상에 실리콘 산화물 막을 피착시키고 이것에 대해 이방성 건식을 행하여 다결정 실리콘 전극(17, 18, 19)의 측면 각각 상에 제2 측벽 스페이서(20)를 형성시킨다. 제2 측벽 스페이서(20)를 형성하기 이전에, N 채널 및 P 채널 MOS 트랜지스터(200 및 300) 각각에 가볍게 도핑된 드레인(LDD) 영역을 형성시킬 수 있다. LDD 영역은 측벽 스페이서(20)아래의 N 웰 및 P 웰 영역에서 낮은 불순물 농도를 갖는 영역을 형성시키기 위한 수단이다. N 채널 MOS 트랜지스터 영역(200)의 LDD 영역 내로 불순물을 주입시킬 때 인(As)이 사용된다. LDD 영역의 제공에 의해 열 반송자(hot carrier)들의 생성이 실질적으로 방지된다.
제4j도의 단계에서, 바이폴라 영역(100)과 P MOS 영역(300)에 포토레지스터(31)를 마스크로 씌우고, 비소와 같은 N형 불순물을 30 내지 50 KeV의 에너지와 2 × 1015내지 5 × 1015cm-3의 도핑량으로 N 채널 MOS 영역(200)과 바이폴라 영역(100)의 콜렉터 드로운 아웃 영역(collector drawn out region, 70)에 주입시킨다.
제4k도의 단계에서, N 채널 MOS 트랜지스터 영역(200)과 콜렉터 드로운 아웃 영역(70)을 포토레지스터(32)로 마스크시킨 후 BF2이온과 같은 P형 불순물을 30 내지 50 KeV의 에너지와 2 × 1015내지 5 × 1015cm-3의 도핑량으로 베이스 폴리실리콘 전극(19)과 P 채널 MOS 영역(300)에 주입시킨다. BF2의 이온 주입시에, 실리콘 산화물 막(16)이 N형 에미터 전극(15) 상에 존재하므로 에미터 전극(15)으로의 P형 불순물의 도입에 의해 에미터 저항의 증가는 초래되지 않는다.
제4l도의 단계에서, 10 내지 30분간 850 내지 900℃ 온도로 저항 가열에 의한 열 처리에 의해 N 채널 MOS 트랜지스터의 소스/드레인 영역(21)과 N형 콜렉터 드로운 영역(22)이 형성된다. 동시에, 게이트 전극(17)이 N+형으로 변환된다. 또한, P 채널 MOS 트랜지스터의 소스/드레인 영역(24)이 형성되고, 베이스 전극(19)이 P형으로 변환된다. 공동(28) 내의 제2 다결정 실리콘 막(12)이 P형 베이스 전극(19)으로부터의 붕소 확산에 의해 P형으로 변환된 후, 이 제2 다결정 실리콘 막(12)으로부터의 붕소의 확산에 의해 외부 베이스 영역(25)이 형성된다. 또한, P 채널 MOS 트랜지스터의 게이트 전극(18)도 역시 P+형으로 변환된다. 이러한 열 처리 동안, 또한 에미터 전극(15)으로부터의 불순물의 확산에 의해 N+형 에미터 영역(23)이 형성된다. CMOS 트랜지스터의 경우, N 채널 MOS 트랜지스터의 게이트 전극(17)이 N형이므로, P 채널 MOS 트랜지스터의 게이트 전극(18)은 P형이다. MOS 트랜지스터는 낮은 임계 전압 Vth을 가지며, N형 채널 및 P형 채널 MOS 트랜지스터의 채널들을 얕은 표면 채널(shallow surface channel)이 되도록 구성된다. 따라서, 두 MOS 트랜지스터들은 거의 쇼트 채널 현상(short channel effect)을 나타내지 않는 채널 프로화일(channel profiles)을 갖는다.
그 후에, 스퍼터링에 의해 20 내지 70 nm 두께의 티타늄막을 형성시키고 이것에 대해 열 처리를 행함으로써 게이트 전극(17 및 18)과 이들의 소스/드레인 영역(21 및 24) 상에 티타늄 실리사이드 층(26)을 형성시킨다. 이러한 티타늄 실리사이드 층(26)에 의해 각 전극의 저항은 감소되어진다.
상기 실시예의 경우, 제4j 및 4k도에서 도시된 N형 불순물 즉 비소와 P형 불순물 즉 BF2의 이온 주입 후에, 이들을 활성화시키기 위한 열 처리를 행한다. P형 불순물과 N형 불순물 중 어느 하나는 나머지 다른 하나가 필요로하는 활성화를 위한 열 처리 온도보다 높은 열 처리 온도를 필요로하므로, 두 불순물 중 어느 하나에 대한 이온 주입과 열 처리 후에는 다른 불순물로 이온 주입과 열 처리를 행할 수 있다.
또한, 반도체 기판 상에 단지 바이폴라 트랜지스터만을 제조할 경우에는 베이스 전극(19)으로서 작용하는 다결정 실리콘 막에 붕소 이온을 사전에 주입시켜 이막을 P+형으로 변환시킬 수 있다. 그러나, Bi-CMOS 트랜지스터를 제조할 경우에는 다결정 실리콘 막(19)을 P+형으로 변환시킬 수 없는데, 그 이유는 베이스 전극(19) 및 게이트 전극(17,18)모두에 대하여 다결정 실리콘 막을 사용하기 때문이다. 그것은 다결정 실리콘 막으로 형성된 베이스 전극(19)이 SDBF2의 주입시에 P+형으로 변환되어지기 때문이다. 그렇지 않을 경우, P 채널 MOS 트랜지스터의 P+형 전극(19)으로부터 붕소가 도입되어 SDBF2의 주입 후에 적당하게 충분한 열 처리를 행할 수 없다라는 문제가 초래된다. 따라서, 외부 베이스 영역(25) 형성이 어렵다. 상기한 이유로부터, 본 발명의 반도체 구조를 외부 베이스 영역(25)이 공동에 매립된 붕소를 함유한 다결정 실리콘으로부터의 확산에 의해 형성되도록 설계한다.
따라서 바이폴라 트랜지스터와 제1 MOS 트랜지스터를 포함한 반도체 장치는 다음의 단계들을 포함하고 있다. 반도체 층(1)은 바이폴라 트랜지스터의 콜렉터 영역(4)과 MOS 트랜지스터의 기판 영역(5,6)으로 한정된다. 콜렉터 영역(4)은 제1부분과 상기 제1부분 주변의 제2부분을 갖고 있다. 콜렉터 영역(4)과 기판 영역(5,6)은 절연막(8)으로 피복되어 있다. 절연막은 콜렉터 영역 상의 제1 부분과 상기 기판 영역 상의 제2 부분을 포함하고 있다.
절연막 상에 형성된 제1 폴리실리콘 층(9)은 콜렉터 영역 상에서 오프닝을 갖고 있다. 이 오프닝은 제1 면적을 갖는다. 절연막의 제1 부분을 제1 면적보다 큰 제2 면적만큼 선택적으로 제거시켜 콜렉터 영역의 제1 부분 및 제2 부분을 노출시키고 콜렉터 영역의 제2 부분과 제1 폴리실리콘 층(9)의 일부분 사이에 갭(gap)을 형성시킨다. 상기 제1 폴리실리콘 층의 일부분은 오프닝을 한정하는 측면을 갖고 있다. 상기 갭은 실리콘 층(12)으로 충진되어 있다.
제1 불순물을 콜렉터 영역의 제1 부분 내로 도핑시켜 진성 베이스 영역(13)을 형성시킨다. 상기 제1 폴리실리콘 층의 일부분의 측면 상에 측벽 스페이서(14)를 형성시킴으로써 제1 면적보다 작은 오프닝이 형성된다. 측벽 스페이서(14) 및 진성 베이스 영역(13)과 접촉하여 제2 폴리실리콘 층(15)을 형성시킨다. 제2 불순물로 제2 폴리실리콘 층(15)을 도핑시킨다.
제1 폴리실리콘 층(9)을 패터닝하여 베이스 적극(19)과 게이트 전극(17, 18)을 형성시킨다. 베이스 전극(19)은 제1 폴리실리콘 층의 일부분을 포함한다. 절연막의 제2 부분 상에 게이트 전극(17, 18)을 형성시킨다. 게이트 전극을 마스크로서 사용하여 베이스 전극(19)과 기판 영역 내에 제3 불순물을 도핑시켜 기판 영역에 불순물 도핑된 영역을 형성시킨다. 제2 불순물을 제2 폴리실리콘 층으로부터 진성 베이스 영역(13) 내로 확산시켜 에미터 영역(23)을 형성시키고, 제3 불순물을 베이스 전극(19)으로부터 실리콘 층을 통해 콜렉터 영역 내로 확산시켜 진성 베이스 영역(13)과 접촉하게 외부 베이스 영역(25)을 형성시키고, 불순물 도핑된 영역 내의 제3 불순물을 활성화시켜 제1 MOS 트랜지스터의 소스 및 드레인 영역을 형성시키는 어닐링 처리를 행한다.
제5도를 참조해 보면, 본 발명을 구체화하는 Bi-CMOS 장치의 다른 제조 방법이 도시되어 있다.
제5a, 5b 및 5c도는 제3a, 3b 및 3c도에 대응하는 공정을 도시하고 있다는 것에 주목하자. 제3c, 3d 및 3e도와 동일한 제5a, 5b 및 5c도의 부분들은 동일 참조 번호로 표시하고 이들에 대한 설명은 생략하기로 한다.
본 발명에 따른 자기 정합식 바이폴라 트랜지스터를 제조하는 방법의 경우, 제5B도의 단계에서, P+형 외부 베이스 영역(25)을 형성시킨다. 따라서, 에미터 영역(23, 제4L도 참조)이 MOS 드레인/소스 영역을 형성하는 N형 불순물과 P형 불순물의 이온 주입 전에 열적 확산에 의해 형성되어지면, MOS 드레인/소스 영역의 불순물을 활성화시키는 열 처리를 10 내지 20분간 950 내지 1050℃ 온도로 램프 어닐링에 의해 만족스럽게 행할 수 있다. 그렇지 않으면, 저항 가열기 등을 이용한 열 처리 경로에서 행해진 열 처리에 의해 P+형 외부 베이스 영역(25)과 에미터 영역(23)을 동시에 형성시킨 후 MOS 소스/드레인 영역을 형성하는 N형 불순물과 P형 불순물이 주입된 경우에는 활성화를 위한 열 처리에 램프 어닐링이 충분히 유용하다.
최근 수년간 장치들의 소형화에 수반하여 MOS 트랜지스터의 게이트 산화물막의 두께도 10 nm 이하로 감소되어왔다. P 채널 MOS 트랜지스터의 게이트 전극의 전도형이 붕소 또는 BF2에 의해 P형으로 변환되면, 붕소는 게이트 전극으로부터 게이트 산화물 막을 통과하여 기판 내로 확산된다. 결과적으로, 채널 분포가 변화되어 임계 전압이 변화되어진다. 이러한 현상을 고려하여, 어닐링에 의해 활성화를 위한 열 처리를 사용하면, P 채널 MOS 트랜지스터의 게이트 전극으로부터의 붕소의 도입과는 상관없이 충분히 낮은 저항을 갖는 외부 베이스 영역을 형성시킬 수 있다.
상술한 바와 같이, 본 발명의 제조 방법에 의하면, 바이폴라 트랜지스터의 외부 베이스 영역을 자기 정합식으로 형성하는 일련의 공정 중에, CMOS 트랜지스터 형성 영역을 제1 실리콘 막과 제2 절연막으로 피복시켜 보호한다. 그 후에, 제1 실리콘 막을 패터닝하여 CMOS 트랜지스터의 게이트 전극을 형성시킴으로써 외부 베이스 영역과 에미터 영역 간의 거리를 자기 정합식으로 결정할 수 있다. 결과적으로, 베이스 용량과 베이스 저항의 값이 협소한 범위 내에서 변화되어지는 바이폴라 트랜지스터를 CMOS 트랜지스터의 제조에는 어떠한 방해를 끼침이 없이 형성시킬 수 있다.
비록 본 발명의 바람직한 실시예들에 대해서만 기술하였지만, 첨부된 청구범위에 의해 한정되는 본 발명의 사상 및 범주 내에서는 여러 가지의 변형 및 변경 실시예가 가능하다는 것은 말할 필요가 없다.

Claims (2)

  1. 바이폴라 트랜지스터와 제1 MOS 트랜지스터를 포함한 반도체 장치를 제조하는 방법에 있어서, 반도체 층에 상기 바이폴라 트랜지스터용 콜렉터 영역과 상기 제1 MOS 트랜지스터용 기판 영역을 형성하는 단계-상기 콜렉터 영역은 제1 부분(portion) 및 상기 제1 부분 주변의 제2 부분을 가짐-; 상기 콜렉터 영역과 상기 기판 영역을 절연막으로 피복하는 단계-이 단계에 의해서 상기 절연막은 상기 콜렉터 영역 상의 제1 일부분(part)과 상기 기판 영역 상의 제2 일부분을 갖게 됨-; 상기 절연막 상에, 상기 콜렉터 영역 상에서 오프닝(opening)을 갖는 제1 폴리실리콘 층을 형성하는 단계-상기 오프닝은 제1 면적을 가짐-; 상기 절연막의 상기 제1 일부분을 상기 제1 면적보다 큰 제2 면적만큼 선택적으로 제거하고 이에 의해서 상기 콜렉터 영역의 상기 제1 부분 및 제2 부분이 노출되어지고 상기 콜렉터 영역의 상기 제2 부분과 상기 제1 폴리실리콘 층의 일부분사이에 갭이 형성되어지며, 상기 제1 폴리실리콘 층의 상기 일부분은 상기 오프닝을 한정하는 측면을 갖게 되는 단계-; 상기 갭을 실리콘 층으로 충진하는 단계-; 진성 베이스 영역을 형성하기 위해 상기 콜렉터 영역의 상기 제1 부분 내로 제1 불순물을 도핑하는 단계-; 상기 제1 폴리실리콘 층의 상기 일부분의 상기 측면 상에 측벽 스페이서를 형성하고 이에 의해서 상기 오프닝이 상기 제1 면적보다 작아지는 단계-; 제2 폴리실리콘 층을 상기 측벽 스페이서와 상기 진성 베이스 영역과 접촉하도록 형성하는 단계-상기 제2 폴리실리콘 층은 제2 불순물로 도핑됨-; 베이스 전극과 게이트 전극을 형성하기 위해 상기 제1 폴리실리콘 층을 패터닝하는 단계-상기 베이스 전극은 상기 제1 폴리실리콘 층의 상기 일부분을 포함하고, 상기 게이트 전극은 상기 절연막의 상기 제2 일부분 상에 형성됨-; 상기 기판 영역에 불순물이 도핑된 영역을 형성하기 위해 상기 게이트 전극을 마스크로서 사용하여 상기 베이스 전극와 상기 기판 영역 내로 제3 불순물을 도핑하는 단계: 및 상기 진성 베이스 영역 내에 에미터 영역을 형성하기 위해 상기 제2 폴리실리콘 층으로부터 상기 진성 베이스 영역 내로 상기 제2 불순물을 확산시키고, 상기 진성 베이스 영역과 접촉하는 외부 베이스 영역을 형성하기 위해 상기 베이스 전극으로부터 상기 실리콘 층을 통해 상기 콜렉터 영역 내로 상기 제3 불순물을 확산시키고, 상기 제1 MOS 트랜지스터용 소스 영역 및 드레인 영역을 형성하기 위해 상기 불순물이 도핑된 영역들 내의 상기 제3 불순물을 활성화시키도록 어닐링 처리를 행하는 단계를 포함하는 바이폴라 트랜지스터 및 제1 MOS 트랜지스터를 포함한 반도체장치 제조 방법.
  2. 제5항에 있어서, 상기 반도체 장치는 상기 제1 MOS 트랜지스터의 채널형과 반대인 채널형을 갖는 제2 MOS 트랜지스터를 더 포함하며, 상기 제1 폴리실리콘 층은 상기 제2 MOS 트랜지스터의 제2 게이트 전극을 더 형성하기 위해 패터닝되어지며, 상기 방법은 도핑 영역들을 형성하기 위해 상기 제2 게이트 전극을 마스크로서 사용하여 상기 반도체 층의 한 부분에 제4 불순물을 도핑하는 단계를 더 포함하며, 상기 어닐링 처리는 상기 제2 MOS 트랜지스터용 소스 영역 및 드레인 영역을 형성하기 위해 상기 도핑 영역 내의 상기 제4 불순물을 더 활성화시키는 바이폴라 트랜지스터 및 제1 MOS 트랜지스터를 포함한 반도체 장치 제조 방법.
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