JPS61283167A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61283167A JPS61283167A JP12466285A JP12466285A JPS61283167A JP S61283167 A JPS61283167 A JP S61283167A JP 12466285 A JP12466285 A JP 12466285A JP 12466285 A JP12466285 A JP 12466285A JP S61283167 A JPS61283167 A JP S61283167A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に自己整合
により形成されたエミッタ領域とベース領域とを有する
半導体装置の製造方法に関する。
により形成されたエミッタ領域とベース領域とを有する
半導体装置の製造方法に関する。
バイポーラ型ト２ンジスタで構成される半導体集積回路
、特に高速デバイスを開発するにあたシ、自己整合的に
エミッタ領域とベース領域とを分離形成することにより
、各接合容量及びベース抵抗の低減を実現できることか
ら種々の方法が提案されている。以下図面を用いて従来
技術の説明をする。
、特に高速デバイスを開発するにあたシ、自己整合的に
エミッタ領域とベース領域とを分離形成することにより
、各接合容量及びベース抵抗の低減を実現できることか
ら種々の方法が提案されている。以下図面を用いて従来
技術の説明をする。
第２図（ａ）〜（ｃ）は従来の半導体装置の製造方法を
説明するための工程順に示した断面図である。
説明するための工程順に示した断面図である。
まず第２図（ａ）に示すようにＰ型シリコン基板２０′
１に選択的にｎ＋型埋込みコレクタ２０２を形成し、ｎ
＋型埋込みコレクタ２０２を含むＰ型シリコン基板２０
１にｎ″″型エピタキシャル層２０３を１μｍ乃至２μ
ｍの厚さに成長シ７、熱酸化により厚いシリコン酸化膜
２１０を形成して菓子形成領域を分離し、ｎ−型エピタ
キシャル領域２０３を第１の領域Ｓ１と第２の領域Ｓ２
とに分離する。次に第２の領域Ｓ２に、埋込みコレクタ
２０２に到達するｎ＋型コレクタコンタクト領域２０４
を形成する。
１に選択的にｎ＋型埋込みコレクタ２０２を形成し、ｎ
＋型埋込みコレクタ２０２を含むＰ型シリコン基板２０
１にｎ″″型エピタキシャル層２０３を１μｍ乃至２μ
ｍの厚さに成長シ７、熱酸化により厚いシリコン酸化膜
２１０を形成して菓子形成領域を分離し、ｎ−型エピタ
キシャル領域２０３を第１の領域Ｓ１と第２の領域Ｓ２
とに分離する。次に第２の領域Ｓ２に、埋込みコレクタ
２０２に到達するｎ＋型コレクタコンタクト領域２０４
を形成する。
次に、第１及び第２の領域８１．８２の主要部を露出さ
せ主面部を薄く酸化後（図示せず）、シリコン窒化膜２
１８を成長し、第２の領域Ｓ２のシリコ／窒化膜２１８
及び薄い酸化膜を順次除去し主面部を露出する。その後
、多結晶シリコン２２１を成長し、少なくとも第１の領
域Ｓ１及び第２の領域Ｓ２を残して他の領域を耐酸化性
被膜２１６をマスクとして選択酸化することにより、第
１．第２領域８１．８２をそれぞれ絶縁分離する。さら
に、第１の領域Ｓ１の多結晶シリコン２２１ａに高濃度
のホウ素を注入することによりＰ＋型に変換する。続い
て第１領域Ｓ１のＰ＋型多結晶シリコン２２１ａの一部
を選択的にエツチング除去する。
せ主面部を薄く酸化後（図示せず）、シリコン窒化膜２
１８を成長し、第２の領域Ｓ２のシリコ／窒化膜２１８
及び薄い酸化膜を順次除去し主面部を露出する。その後
、多結晶シリコン２２１を成長し、少なくとも第１の領
域Ｓ１及び第２の領域Ｓ２を残して他の領域を耐酸化性
被膜２１６をマスクとして選択酸化することにより、第
１．第２領域８１．８２をそれぞれ絶縁分離する。さら
に、第１の領域Ｓ１の多結晶シリコン２２１ａに高濃度
のホウ素を注入することによりＰ＋型に変換する。続い
て第１領域Ｓ１のＰ＋型多結晶シリコン２２１ａの一部
を選択的にエツチング除去する。
次に第２図（ｂ）に示すように、Ｐ＋型多結晶シリコン
２２１ａの露出部を酸化し、シリコン酸化膜２１１ａを
形成する。その後、熱リン酸を用いてシリコ／窒化膜２
１８の露出部をエツチング除去し、更に多結晶シリコン
２２１ａに被覆されている領域まで０．３μｍ乃至０．
７μｍアンダーカットを施す。そして、主面を覆う薄い
酸化膜をエツチング除去し、アンダーカット領域を埋め
戻すように、第２の多結晶シリコン２２１Ｃを成長させ
たのち再び主面が露出するまで第２の多結晶シリコン２
２１Ｃをエツチングする。続いて露出主面を酸化するこ
とにより、エミッタとベース電極の分離酸化膜２１１ｂ
を形成する。この時多結晶シリコン２２１ａからホウ素
が拡散しグラフトベース領域２０７が形成される。
２２１ａの露出部を酸化し、シリコン酸化膜２１１ａを
形成する。その後、熱リン酸を用いてシリコ／窒化膜２
１８の露出部をエツチング除去し、更に多結晶シリコン
２２１ａに被覆されている領域まで０．３μｍ乃至０．
７μｍアンダーカットを施す。そして、主面を覆う薄い
酸化膜をエツチング除去し、アンダーカット領域を埋め
戻すように、第２の多結晶シリコン２２１Ｃを成長させ
たのち再び主面が露出するまで第２の多結晶シリコン２
２１Ｃをエツチングする。続いて露出主面を酸化するこ
とにより、エミッタとベース電極の分離酸化膜２１１ｂ
を形成する。この時多結晶シリコン２２１ａからホウ素
が拡散しグラフトベース領域２０７が形成される。
次に第２図（Ｃ）に示すように、ホウ素のイオン注入に
より活性ベース領域２０８を形成し、更に反応性イオン
エツチング法Ｃ以下ＲＩＥ法と記す）を用いて、エミッ
タコンタクトを開孔し、第３の多結晶シリコン２２１ｄ
を成長させる。そして全面よりヒ素をイオン注入するこ
とにより、エミッタ領域２０９を形成し、各コンタクト
部にそれぞれ電極配線２２２を施すことによって半導体
装置を完成させる。
より活性ベース領域２０８を形成し、更に反応性イオン
エツチング法Ｃ以下ＲＩＥ法と記す）を用いて、エミッ
タコンタクトを開孔し、第３の多結晶シリコン２２１ｄ
を成長させる。そして全面よりヒ素をイオン注入するこ
とにより、エミッタ領域２０９を形成し、各コンタクト
部にそれぞれ電極配線２２２を施すことによって半導体
装置を完成させる。
上述した従来のエミッタ領域とペース領域との分離が自
己整合的に形成されかつ、微細化が可能な半導体装置の
製造プロセスにおいて、製造上大きな問題点が露顕して
きた。まず第１に、第１の多結晶シリコン膜２２１ａを
酸化することにより抵抗値がばらつき信頼性の高い抵抗
が得られずまたペース引き出し電極の抵抗が増大する欠
点がある。
己整合的に形成されかつ、微細化が可能な半導体装置の
製造プロセスにおいて、製造上大きな問題点が露顕して
きた。まず第１に、第１の多結晶シリコン膜２２１ａを
酸化することにより抵抗値がばらつき信頼性の高い抵抗
が得られずまたペース引き出し電極の抵抗が増大する欠
点がある。
第２に、上述の第２の多結晶シリコン膜２２１Ｃのエツ
チング時にコレクタコンタクト部の多結晶シリコンＩ１
１！２２１ｂがオーバーエツチングされる可能性がある
。第３にエミッタ開孔部の急峻な段形状によりエミッタ
電極が断線する等の欠点がある。
チング時にコレクタコンタクト部の多結晶シリコンＩ１
１！２２１ｂがオーバーエツチングされる可能性がある
。第３にエミッタ開孔部の急峻な段形状によりエミッタ
電極が断線する等の欠点がある。
本発明の目的は、上記欠点を除去し、信頼性の向上した
半導体装置の製造方法を提供することにある。
半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、第１導を型半導体基
板上に第２導電型のエピタキシャル層を形成したのちこ
のエピタキシャル層を銹電体により第１及び第２の領域
に分離する工程と、少くとも第１の領域を覆うように第
１のシリコン窒化膜を形成する工程と、少なくとも第１
．第２の領域の上に分離された第１の多結晶シリコン謄
を形成する工程と、少なくとも第１の領域の多結晶シリ
コン膜に不純物を添加し、第１導電型にする工程と、全
面にシリコン酸化膜と第２のシリコン窒化膜を順次成長
する工程と、第１の領域上の第２のシリコン窒化膜とシ
リコン酸化膜と第１の多結晶シリコン膜の一部を選択的
にエツチング除去し第１のシリコン窒化膜を露出する工
程と、露出した多結晶シリコン膜側面を酸化する工程と
、第２のシリコン窒化膜及び露出した第１のシリコン窒
化膜をエツチングしかつ第１のシリコン窒化膜をアンダ
ーカットする工程と、全面に第２の多結晶シ含んで構成
される。
板上に第２導電型のエピタキシャル層を形成したのちこ
のエピタキシャル層を銹電体により第１及び第２の領域
に分離する工程と、少くとも第１の領域を覆うように第
１のシリコン窒化膜を形成する工程と、少なくとも第１
．第２の領域の上に分離された第１の多結晶シリコン謄
を形成する工程と、少なくとも第１の領域の多結晶シリ
コン膜に不純物を添加し、第１導電型にする工程と、全
面にシリコン酸化膜と第２のシリコン窒化膜を順次成長
する工程と、第１の領域上の第２のシリコン窒化膜とシ
リコン酸化膜と第１の多結晶シリコン膜の一部を選択的
にエツチング除去し第１のシリコン窒化膜を露出する工
程と、露出した多結晶シリコン膜側面を酸化する工程と
、第２のシリコン窒化膜及び露出した第１のシリコン窒
化膜をエツチングしかつ第１のシリコン窒化膜をアンダ
ーカットする工程と、全面に第２の多結晶シ含んで構成
される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に示した断面図である。
めの工程順に示した断面図である。
まず、第１図（ａ）に示すように％Ｐ型シリコン基板１
０１に選択的にｎ＋型埋込みコレクタ１０２を形成し、
次いでｎ＋型埋込みコレクタ１０２を含むＰ型シリコン
基板１０１にｎ−型エピタキシャル層１０３を１μｍ乃
至２μｍ成長する。次いで、耐酸化性被膜をマスクとす
る選択酸化法によりシリコン酸化膜１１０を形成しトラ
ンジスタ形成領域の第１．第２の領域８１．８２を分離
する。次いで第１．第２の領域８１．８２上の耐酸化性
被膜をエツチング除去し、再び算出主面を酸化し、薄い
酸化Ｍ（図示せず、以下パッド酸化膜という）を形成し
、更に第１のシリコン窒化膜１１８を１０００人乃至２
０００人の厚さに成長させる。次に、第２の領域Ｓ１す
なわちコレクタコンタクト形成予定領域の第１のシリコ
ン窒化膜１１８及びパッド酸化膜な選択的に除去する。
０１に選択的にｎ＋型埋込みコレクタ１０２を形成し、
次いでｎ＋型埋込みコレクタ１０２を含むＰ型シリコン
基板１０１にｎ−型エピタキシャル層１０３を１μｍ乃
至２μｍ成長する。次いで、耐酸化性被膜をマスクとす
る選択酸化法によりシリコン酸化膜１１０を形成しトラ
ンジスタ形成領域の第１．第２の領域８１．８２を分離
する。次いで第１．第２の領域８１．８２上の耐酸化性
被膜をエツチング除去し、再び算出主面を酸化し、薄い
酸化Ｍ（図示せず、以下パッド酸化膜という）を形成し
、更に第１のシリコン窒化膜１１８を１０００人乃至２
０００人の厚さに成長させる。次に、第２の領域Ｓ１す
なわちコレクタコンタクト形成予定領域の第１のシリコ
ン窒化膜１１８及びパッド酸化膜な選択的に除去する。
その後、全面に第１の多結晶シリコ／１２１を２０００
λ乃至５０００人成長し、更に耐酸化性被膜１１６を成
長させる。
λ乃至５０００人成長し、更に耐酸化性被膜１１６を成
長させる。
そして、少なくとも第１．第２の領域ｓｌ、８２を覆い
、かつ第１．第２の領域８１．８２を分離すべく選択酸
化を行なう、この時、第１．第２領域８１．８２外の第
３の領域を形成することにより、その領域を抵抗体とし
て利用することができる。
、かつ第１．第２の領域８１．８２を分離すべく選択酸
化を行なう、この時、第１．第２領域８１．８２外の第
３の領域を形成することにより、その領域を抵抗体とし
て利用することができる。
次にｆｔｌ１図（ｂ）に示すように１分離した第２の領
域Ｓ２を覆う第１の多結晶シリコン１２１ｂ上の耐酸化
性被膜１１６をエツチング除去し、高濃度のリンを拡散
し、コレクタコンタクト部１０４を形成する。続いて、
第１の領域Ｓ１を覆う第１の多結晶シリコン１２１ａ上
の耐酸化性被膜１１６をエツチング除去し、高濃度のホ
ウ素をイオン注入する。更に、全面にシリコン酸化＄１
１２を化学的気相成長法により ３０００人乃至７００
０人の厚さに、そして第２のシリコン窒化［１１３を１
０００人乃至２０００人の厚さに成長させる。
域Ｓ２を覆う第１の多結晶シリコン１２１ｂ上の耐酸化
性被膜１１６をエツチング除去し、高濃度のリンを拡散
し、コレクタコンタクト部１０４を形成する。続いて、
第１の領域Ｓ１を覆う第１の多結晶シリコン１２１ａ上
の耐酸化性被膜１１６をエツチング除去し、高濃度のホ
ウ素をイオン注入する。更に、全面にシリコン酸化＄１
１２を化学的気相成長法により ３０００人乃至７００
０人の厚さに、そして第２のシリコン窒化［１１３を１
０００人乃至２０００人の厚さに成長させる。
次いで、第１図（Ｃ）に示すように、第２のシリコンミ
ｌ化ｌ１１１３をフｔトレジスト１１９をマスクにして
、異方性エツチングし、更にシリコン酸化膜１１２を等
方性エツチングする。この場合、シリコン酸化膜１１２
は異方性エツチングしても差し支えないが、エミッタ電
極形成を考えた場合、等方性エツチングするのが望まし
い。
ｌ化ｌ１１１３をフｔトレジスト１１９をマスクにして
、異方性エツチングし、更にシリコン酸化膜１１２を等
方性エツチングする。この場合、シリコン酸化膜１１２
は異方性エツチングしても差し支えないが、エミッタ電
極形成を考えた場合、等方性エツチングするのが望まし
い。
次いで、第１図（ｄ）に示すように、フ１）レジス）１
１９あるいは、第２のシリコン窒化ａ１１１３をマスク
にして、第１の多結晶シリコン１２１ａをＲＩＢ法を用
いて異方性エツチングする。
１９あるいは、第２のシリコン窒化ａ１１１３をマスク
にして、第１の多結晶シリコン１２１ａをＲＩＢ法を用
いて異方性エツチングする。
次いで、第１図（ｅ）に示すように、露出した第１の多
結晶シリコン膜１２１ａの側面を酸化し、３０００人乃
至７０００人のシリコン酸化膜を形成する。この時、第
２のシリコン窒化膜１１３で覆われた領域は酸化されな
いので、その領域の第１の多結晶シリコンＭ １２１
ａ及び１２１ｂは酸化されることはない。続いて、露出
した第１のシリコン窒化１［１１１８をエツチング除去
し、更に第１の多結晶シリコン−１２１ａにより覆われ
た領域迄、およそ５０００人乃至１００００人アンダー
カットする。
結晶シリコン膜１２１ａの側面を酸化し、３０００人乃
至７０００人のシリコン酸化膜を形成する。この時、第
２のシリコン窒化膜１１３で覆われた領域は酸化されな
いので、その領域の第１の多結晶シリコンＭ １２１
ａ及び１２１ｂは酸化されることはない。続いて、露出
した第１のシリコン窒化１［１１１８をエツチング除去
し、更に第１の多結晶シリコン−１２１ａにより覆われ
た領域迄、およそ５０００人乃至１００００人アンダー
カットする。
この時、同時に第２のシリコン窒化膜１１３もエツチン
グ除去される。
グ除去される。
次に、３１図（ｆ）に示すように、パッド酸化膜を除去
後、第２の多結晶シリコンｇ！１２１ｃを１０００人乃
至３０００人成長させ、アンダーカット部を埋め戻し、
多結晶シリコン膜１２１ａと接続させたのち不要な部分
の第２の多結晶シリコン膜１２１Ｃを除去し、更Ｋｊｌ
出した第２の多結晶シリコン膜１２１ａ側面及びロー型
エピタキシャル層主面を酸化し、シリコン酸化膜１１０
ｂを形成する。この時、Ｐ型多結晶シリコン摸１２１ａ
からホウ素がｎ−型エピタキシャル層に拡散しグラフト
ベース領域１０７が形成される。更にホウ素をイオン注
入することによジグラフトペース領域１０７内に活性ペ
ース領域１０８を２０００人乃至４０００人の深さで形
成する。
後、第２の多結晶シリコンｇ！１２１ｃを１０００人乃
至３０００人成長させ、アンダーカット部を埋め戻し、
多結晶シリコン膜１２１ａと接続させたのち不要な部分
の第２の多結晶シリコン膜１２１Ｃを除去し、更Ｋｊｌ
出した第２の多結晶シリコン膜１２１ａ側面及びロー型
エピタキシャル層主面を酸化し、シリコン酸化膜１１０
ｂを形成する。この時、Ｐ型多結晶シリコン摸１２１ａ
からホウ素がｎ−型エピタキシャル層に拡散しグラフト
ベース領域１０７が形成される。更にホウ素をイオン注
入することによジグラフトペース領域１０７内に活性ペ
ース領域１０８を２０００人乃至４０００人の深さで形
成する。
最後に、第１図（ｇ）に示すように、ＲＩＥ法を用いて
シリコン酸化膜１１０ｂを異方性エツチングし、ヒ素添
加多結晶シリコン膜１２１ｄを成長し、エミッタ領域１
０９を形成する。次にリン珪酸ガラス膜１１４を２００
０人乃至５０００人成長させ九のちベース電極及びコレ
クタ電極の形成予定部を開孔する。そして、各電極配線
１２２を形成して半導体装置を完成させる。
シリコン酸化膜１１０ｂを異方性エツチングし、ヒ素添
加多結晶シリコン膜１２１ｄを成長し、エミッタ領域１
０９を形成する。次にリン珪酸ガラス膜１１４を２００
０人乃至５０００人成長させ九のちベース電極及びコレ
クタ電極の形成予定部を開孔する。そして、各電極配線
１２２を形成して半導体装置を完成させる。
以上説明したように、本発明の実施例によれば、第１の
多結晶シリコン膜２２１ ａを酸化することがないため
従来のように酸化による抵抗値のばらつきあるいはペー
ス引き出し電極の抵抗値の増大はなくなる。また、第２
の多結晶シリコン膜のエツチング時におけるコレクタコ
ンタクト部の第１の多結晶シリコン膜２２１ｂのオーバ
ーエツチングの不都合も生じることはない。さらに、エ
ミッタ開孔部を等方性エツチング加工により傾斜をつけ
、かつ第１の多結晶シリコン２２１ａを酸化しないため
開孔部における第１の多結晶シリコン１ＩＩ２２１ａが
薄くなシ、工きツタ電極の断線が防止される。
多結晶シリコン膜２２１ ａを酸化することがないため
従来のように酸化による抵抗値のばらつきあるいはペー
ス引き出し電極の抵抗値の増大はなくなる。また、第２
の多結晶シリコン膜のエツチング時におけるコレクタコ
ンタクト部の第１の多結晶シリコン膜２２１ｂのオーバ
ーエツチングの不都合も生じることはない。さらに、エ
ミッタ開孔部を等方性エツチング加工により傾斜をつけ
、かつ第１の多結晶シリコン２２１ａを酸化しないため
開孔部における第１の多結晶シリコン１ＩＩ２２１ａが
薄くなシ、工きツタ電極の断線が防止される。
以上詳細に説明したように本発明によれば抵抗値が増大
することのないベース引き出し電極及び断線が防止され
たエミッタ電極を有する半導体装置の製造方法が得られ
るので、半導体装置の信頼性向上に大きな効果がある。
することのないベース引き出し電極及び断線が防止され
たエミッタ電極を有する半導体装置の製造方法が得られ
るので、半導体装置の信頼性向上に大きな効果がある。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に示し丸断面図、第２図（ａ）〜（ｃ）は従
来の半導体装置の製造方法を説明するための工程順に示
した断面図である。 １０１．２０１・・・・・・Ｐ型シリコン基板、１０２
゜２０２・・・・・・ｎ＋型埋込みコレクタ、１０３，
２０３・・・・・・ｎ−型エピタキシャル層、１０４，
２０４・・・・・・コレクタコンタクト部、１０７，２
ｏ７・・・・・・グラフトベース領域、１０８，２０８
・・・・・・活性ベース領域、１０９，２０９・・・・
・・エミッタ領域、１１０゜１１０ｂ、１１１，１１２
，２１０，２１１，２１１ａ、２１１ｂ・・・・・・シ
リコン酸化膜、１１３，１１８，２１８・・・・・・シ
リコン窒化膜、１１６，２１６・・・・・・耐酸化性被
膜、１２１，１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ
、２２１゜２２１ａ、２２１ｂ、２２１ｃ、２２１ｄ−
・”多結晶シリコン膜、１２２．２２２・・・・・・電
極配線。 第１図（ａ） 第 １ 図（ｂ） 単１図（ｆ） 熊 １ 図（（ｊ）
めの工程順に示し丸断面図、第２図（ａ）〜（ｃ）は従
来の半導体装置の製造方法を説明するための工程順に示
した断面図である。 １０１．２０１・・・・・・Ｐ型シリコン基板、１０２
゜２０２・・・・・・ｎ＋型埋込みコレクタ、１０３，
２０３・・・・・・ｎ−型エピタキシャル層、１０４，
２０４・・・・・・コレクタコンタクト部、１０７，２
ｏ７・・・・・・グラフトベース領域、１０８，２０８
・・・・・・活性ベース領域、１０９，２０９・・・・
・・エミッタ領域、１１０゜１１０ｂ、１１１，１１２
，２１０，２１１，２１１ａ、２１１ｂ・・・・・・シ
リコン酸化膜、１１３，１１８，２１８・・・・・・シ
リコン窒化膜、１１６，２１６・・・・・・耐酸化性被
膜、１２１，１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ
、２２１゜２２１ａ、２２１ｂ、２２１ｃ、２２１ｄ−
・”多結晶シリコン膜、１２２．２２２・・・・・・電
極配線。 第１図（ａ） 第 １ 図（ｂ） 単１図（ｆ） 熊 １ 図（（ｊ）
Claims (1)
- 第１導電型の半導体基板上に第２導電型のエピタキシャ
ル層を形成したのち該エピタキシャル層を誘電体により
第１及び第２の領域に分離する工程と、少くとも前記第
１の領域を覆うように第１のシリコン窒化膜を形成する
工程と、少なくとも前記第１第２の領域の上に分離され
た第１の多結晶シリコン膜を形成する工程と、少なくと
も前記第１の領域の第１の多結晶シリコン膜に不純物を
添加し第１導電型にする工程と、全面にシリコン酸化膜
と、第２のシリコン窒化膜を順次成長する工程と、前記
第１の領域上の前記第２のシリコン窒化膜と前記シリコ
ン酸化膜と前記第１の多結晶シリコン膜の一部を選択的
にエッチング除去し第１のシリコン窒化膜を露出する工
程と、露出した第１の多結晶シリコン膜の側面を酸化す
る工程と、前記第２のシリコン窒化膜及び露出した第１
のシリコン窒化膜をエッチング除去しかつ第１のシリコ
ン窒化膜をアンダーカットする工程と、全面に第２の多
結晶シリコン膜を形成して前記アンダーカット部を埋め
戻したのち、不要な前記第２の多結晶シリコン膜を除去
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12466285A JPS61283167A (ja) | 1985-06-07 | 1985-06-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12466285A JPS61283167A (ja) | 1985-06-07 | 1985-06-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61283167A true JPS61283167A (ja) | 1986-12-13 |
Family
ID=14890947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12466285A Pending JPS61283167A (ja) | 1985-06-07 | 1985-06-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61283167A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02153534A (ja) * | 1988-12-06 | 1990-06-13 | Toshiba Corp | 半導体装置の製造方法 |
| US5648279A (en) * | 1994-06-21 | 1997-07-15 | Nec Corporation | Method of manufacturing bipolar transistor having emitter region and external base region formed in self alignment manner |
-
1985
- 1985-06-07 JP JP12466285A patent/JPS61283167A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02153534A (ja) * | 1988-12-06 | 1990-06-13 | Toshiba Corp | 半導体装置の製造方法 |
| US5648279A (en) * | 1994-06-21 | 1997-07-15 | Nec Corporation | Method of manufacturing bipolar transistor having emitter region and external base region formed in self alignment manner |
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