JPH104142A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH104142A JPH104142A JP8156481A JP15648196A JPH104142A JP H104142 A JPH104142 A JP H104142A JP 8156481 A JP8156481 A JP 8156481A JP 15648196 A JP15648196 A JP 15648196A JP H104142 A JPH104142 A JP H104142A
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- emitter
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- semiconductor substrate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8228—Complementary devices, e.g. complementary transistors
- H01L21/82285—Complementary vertical transistors
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Abstract
(57)【要約】
【課題】 シングルポリシリコン構造でそれぞれ逆導電
型の第１バイポーラトランジスタと第２バイポーラトラ
ンジスタとを同一基板上に形成する際の製造工程を簡略
化する。 【解決手段】 同一の半導体基板１０にシングルポリシ
リコン構造の第１バイポーラトランジスタとシングルポ
リシリコン構造で前記第１バイポーラトランジスタと逆
導電型の第２バイポーラトランジスタとダブルポリシリ
コン構造の第３バイポーラトランジスタとを設けてなる
半導体装置の製造方法であって、第１バイポーラトラン
ジスタのベース取り出し部１０８ａと第２バイポーラト
ランジスタのエミッタ１０７ｂとを同一工程で形成す
る。第１バイポーラトランジスタのエミッタと第２バイ
ポーラトランジスタ及び第３バイポーラトランジスタの
ベース取り出し部を同一工程で形成する。これによっ
て、拡散層の形成工程を共通化し工程の簡略化を図る。
型の第１バイポーラトランジスタと第２バイポーラトラ
ンジスタとを同一基板上に形成する際の製造工程を簡略
化する。 【解決手段】 同一の半導体基板１０にシングルポリシ
リコン構造の第１バイポーラトランジスタとシングルポ
リシリコン構造で前記第１バイポーラトランジスタと逆
導電型の第２バイポーラトランジスタとダブルポリシリ
コン構造の第３バイポーラトランジスタとを設けてなる
半導体装置の製造方法であって、第１バイポーラトラン
ジスタのベース取り出し部１０８ａと第２バイポーラト
ランジスタのエミッタ１０７ｂとを同一工程で形成す
る。第１バイポーラトランジスタのエミッタと第２バイ
ポーラトランジスタ及び第３バイポーラトランジスタの
ベース取り出し部を同一工程で形成する。これによっ
て、拡散層の形成工程を共通化し工程の簡略化を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特には導電型の異なるバイポーラトランジ
スタを同一基板上に配置してなる半導体装置の製造方法
に関する。
方法に関し、特には導電型の異なるバイポーラトランジ
スタを同一基板上に配置してなる半導体装置の製造方法
に関する。
【０００２】
【従来の技術】バイポーラトランジスタで回路が構成さ
れる半導体装置においては、エミッタとベース取り出し
部との間隔を狭くすることが可能なダブルポリシリコン
構造のＮＰＮバイポーラトランジスタ（以下、Ｔｒと記
す）で回路を構成することによって、回路動作の高速化
を達成している。
れる半導体装置においては、エミッタとベース取り出し
部との間隔を狭くすることが可能なダブルポリシリコン
構造のＮＰＮバイポーラトランジスタ（以下、Ｔｒと記
す）で回路を構成することによって、回路動作の高速化
を達成している。
【０００３】また、上記高速ＮＰＮＴｒと同一の半導体
基板上にＰＮＰＴｒを配置することで混成回路を形成
し、これによって上記半導体装置の高機能化を達成して
いる。この場合、上記ＰＮＰＴｒは、より少ない工程数
で形成可能なシングルポリシリコン構造で形成される。
そして、このようなシングルポリシリコン構造のＴｒで
は、エミッタとベース取り出し部との間の間隔を広くし
たり、エミッタの不純物分布を深くしたり、エミッタと
ベースとの接合部における不純物濃度を低くすることに
よって、エミッタとベースとの間の耐圧を確保すること
ができる。
基板上にＰＮＰＴｒを配置することで混成回路を形成
し、これによって上記半導体装置の高機能化を達成して
いる。この場合、上記ＰＮＰＴｒは、より少ない工程数
で形成可能なシングルポリシリコン構造で形成される。
そして、このようなシングルポリシリコン構造のＴｒで
は、エミッタとベース取り出し部との間の間隔を広くし
たり、エミッタの不純物分布を深くしたり、エミッタと
ベースとの接合部における不純物濃度を低くすることに
よって、エミッタとベースとの間の耐圧を確保すること
ができる。
【０００４】そして、上記半導体装置を形成するには、
それぞれのＴｒのエミッタ，ベース及びコレクタをそれ
ぞれ個別の工程で形成している。
それぞれのＴｒのエミッタ，ベース及びコレクタをそれ
ぞれ個別の工程で形成している。
【０００５】
【発明が解決しようとする課題】ところが、上記混成回
路で構成される半導体装置においては、上記ＮＰＮＴｒ
の遮断周波数を高くするためにベース不純物のプロファ
イルを浅く濃くし、エミッタの不純物濃度を濃くする必
要がある。このため、当該ＮＰＮＴｒは、エミッタとベ
ースとの間の耐圧が低いものになる。しかし、近年半導
体装置の使用目的が多様化しており、上記ＮＰＮＴｒ及
びＰＮＰＴｒと共に高耐圧のＮＰＮＴｒを用いて回路を
構成する必要性が生じてきた。
路で構成される半導体装置においては、上記ＮＰＮＴｒ
の遮断周波数を高くするためにベース不純物のプロファ
イルを浅く濃くし、エミッタの不純物濃度を濃くする必
要がある。このため、当該ＮＰＮＴｒは、エミッタとベ
ースとの間の耐圧が低いものになる。しかし、近年半導
体装置の使用目的が多様化しており、上記ＮＰＮＴｒ及
びＰＮＰＴｒと共に高耐圧のＮＰＮＴｒを用いて回路を
構成する必要性が生じてきた。
【０００６】そして、上記回路を構成するには、半導体
基板上に上記ダブルポリシリコン構造の上記ＮＰＮＴｒ
とは別にシングルポリシリコン構造のＮＰＮＴｒを形成
する必要がある。したがって、この半導体装置は、半導
体基板上に高速ＮＰＮＴｒと共にシングルポリシリコン
構造のＮＰＮＴｒ及びＰＮＰＴｒが配置されたものにな
る。
基板上に上記ダブルポリシリコン構造の上記ＮＰＮＴｒ
とは別にシングルポリシリコン構造のＮＰＮＴｒを形成
する必要がある。したがって、この半導体装置は、半導
体基板上に高速ＮＰＮＴｒと共にシングルポリシリコン
構造のＮＰＮＴｒ及びＰＮＰＴｒが配置されたものにな
る。
【０００７】そして、上記シングルポリシリコン構造の
ＮＰＮＴｒとＰＮＰＴｒとを同一の半導体基板上に形成
する場合や、これらのＴｒと上記ダブルポリシリコン構
造のＴｒとを同一の半導体基板上に形成する場合には、
それぞれのＴｒの拡散層の形成工程を個別に行ってい
る。このため、製造工程が複雑になり製造コストが高い
と言う課題があった。
ＮＰＮＴｒとＰＮＰＴｒとを同一の半導体基板上に形成
する場合や、これらのＴｒと上記ダブルポリシリコン構
造のＴｒとを同一の半導体基板上に形成する場合には、
それぞれのＴｒの拡散層の形成工程を個別に行ってい
る。このため、製造工程が複雑になり製造コストが高い
と言う課題があった。
【０００８】
【課題を解決するための手段】そこで、上記課題を解決
するための本発明の半導体装置の製造方法は、同一の半
導体基板にシングルポリシリコン構造で逆導電型の第１
バイポーラトランジスタと第２バイポーラトランジスタ
とを配置してなる半導体装置の製造方法であって、第１
バイポーラトランジスタのベース取り出し部と第２バイ
ポーラトランジスタのエミッタとを同一工程で形成し、
第１バイポーラトランジスタのエミッタと第２バイポー
ラトランジスタのベース取り出し部とを同一工程で形成
することを特徴としている。
するための本発明の半導体装置の製造方法は、同一の半
導体基板にシングルポリシリコン構造で逆導電型の第１
バイポーラトランジスタと第２バイポーラトランジスタ
とを配置してなる半導体装置の製造方法であって、第１
バイポーラトランジスタのベース取り出し部と第２バイ
ポーラトランジスタのエミッタとを同一工程で形成し、
第１バイポーラトランジスタのエミッタと第２バイポー
ラトランジスタのベース取り出し部とを同一工程で形成
することを特徴としている。
【０００９】上記製造方法では、第１バイポーラトラン
ジスタのベース取り出し部と第２バイポーラトランジス
タのエミッタとが同一工程で形成され、第１バイポーラ
トランジスタのエミッタと第２バイポーラトランジスタ
のベース取り出し部とが同一工程で形成されることか
ら、同一導電型のみで構成されるバイポーラトランジス
タの形成工程にベース及びコレクタを形成するための工
程を１回ずつ付加するのみで逆導電型の第１バイポーラ
トランジスタと第２バイポーラトランジスタとを設けて
なる半導体装置が形成される。
ジスタのベース取り出し部と第２バイポーラトランジス
タのエミッタとが同一工程で形成され、第１バイポーラ
トランジスタのエミッタと第２バイポーラトランジスタ
のベース取り出し部とが同一工程で形成されることか
ら、同一導電型のみで構成されるバイポーラトランジス
タの形成工程にベース及びコレクタを形成するための工
程を１回ずつ付加するのみで逆導電型の第１バイポーラ
トランジスタと第２バイポーラトランジスタとを設けて
なる半導体装置が形成される。
【００１０】また、上記第１バイポーラトランジスタと
第２バイポーラトランジスタと共に、ダブルポリシリコ
ン構造の第３バイポーラトランジスタとを配置してなる
半導体装置の製造方法であって、上記第１バイポーラト
ランジスタのベース取り出し部と上記第２バイポーラト
ランジスタのエミッタとを同一工程で形成し、上記第１
バイポーラトランジスタのエミッタと上記第２バイポー
ラトランジスタ及び上記第３バイポーラトランジスタの
ベース取り出し部を同一工程で形成し、上記第２バイポ
ーラトランジスタ及び上記第３バイポーラトランジスタ
のコレクタを同一工程で形成することを特徴としてい
る。
第２バイポーラトランジスタと共に、ダブルポリシリコ
ン構造の第３バイポーラトランジスタとを配置してなる
半導体装置の製造方法であって、上記第１バイポーラト
ランジスタのベース取り出し部と上記第２バイポーラト
ランジスタのエミッタとを同一工程で形成し、上記第１
バイポーラトランジスタのエミッタと上記第２バイポー
ラトランジスタ及び上記第３バイポーラトランジスタの
ベース取り出し部を同一工程で形成し、上記第２バイポ
ーラトランジスタ及び上記第３バイポーラトランジスタ
のコレクタを同一工程で形成することを特徴としてい
る。
【００１１】上記製造方法では、ダブルポリシリコン構
造のバイポーラトランジスタと同一導電型のみで構成さ
れるシングルポリシリコン構造のバイポーラトランジス
タとの２種類のバイポーラトランジスタを形成する工程
に、シングルポリシリコン構造のバイポーラトランジス
タのベースを形成する工程を追加するのみで上記３種類
のバイポーラトランジスタで構成される半導体装置が形
成される。
造のバイポーラトランジスタと同一導電型のみで構成さ
れるシングルポリシリコン構造のバイポーラトランジス
タとの２種類のバイポーラトランジスタを形成する工程
に、シングルポリシリコン構造のバイポーラトランジス
タのベースを形成する工程を追加するのみで上記３種類
のバイポーラトランジスタで構成される半導体装置が形
成される。
【００１２】
【発明の実施の形態】以下、本発明の各実施形態では、
同一の半導体基板上に、第１バイポーラトランジスタ
（以下、第１Ｔｒと記す）及び第２バイポーラトランジ
スタ（以下、第２Ｔｒ）と共に第３バイポーラトランジ
スタ（以下、第３Ｔｒ）を形成する場合を例に採って説
明を行う。ここでは、上記第１Ｔｒをシングルポリシリ
コン構造のＰＮＰバイポーラトランジスタとし、上記第
２Ｔｒをシングルポリシリコン構造のＮＰＮバイポーラ
トランジスタとし、上記第３Ｔｒをダブルポリシリコン
構造のＮＰＮバイポーラトランジスタとする。そして、
第１Ｔｒは半導体基板の第１領域に形成され、第２Ｔｒ
は同第２領域に形成され、第３Ｔｒは同第３領域に形成
されることとする。尚、上記シングルポリシリコン構造
のバイポーラトランジスタとは、当該バイポーラトラン
ジスタに設けられるポリシリコン電極の全てが単一のポ
リシリコン膜で形成されたものである。また、ダブルポ
リシリコン構造のバイポーラトランジスタとは、当該バ
イポーラトランジスタに設けられるポリシリコン電極が
２層ポリシリコン膜で形成されたものである。
同一の半導体基板上に、第１バイポーラトランジスタ
（以下、第１Ｔｒと記す）及び第２バイポーラトランジ
スタ（以下、第２Ｔｒ）と共に第３バイポーラトランジ
スタ（以下、第３Ｔｒ）を形成する場合を例に採って説
明を行う。ここでは、上記第１Ｔｒをシングルポリシリ
コン構造のＰＮＰバイポーラトランジスタとし、上記第
２Ｔｒをシングルポリシリコン構造のＮＰＮバイポーラ
トランジスタとし、上記第３Ｔｒをダブルポリシリコン
構造のＮＰＮバイポーラトランジスタとする。そして、
第１Ｔｒは半導体基板の第１領域に形成され、第２Ｔｒ
は同第２領域に形成され、第３Ｔｒは同第３領域に形成
されることとする。尚、上記シングルポリシリコン構造
のバイポーラトランジスタとは、当該バイポーラトラン
ジスタに設けられるポリシリコン電極の全てが単一のポ
リシリコン膜で形成されたものである。また、ダブルポ
リシリコン構造のバイポーラトランジスタとは、当該バ
イポーラトランジスタに設けられるポリシリコン電極が
２層ポリシリコン膜で形成されたものである。
【００１３】そして、本発明の各実施形態においてポイ
ントになる工程を説明する前に、先ず、各実施形態に共
通する前工程を図９〜図１１を用いて説明する。図９
（１）に示すように、Ｐ型の＜１１１＞単結晶シリコン
からなるシリコン基板１０１上に、熱酸化法によって膜
厚３３０ｎｍの酸化シリコン膜２０１を成膜する。リソ
グラフィー法によって形成したレジストパターン（図示
せず）をマスクに用いたエッチングによって、シリコン
基板１０１の第２領域１０ｂ及び第３領域１０ｃ上にお
ける酸化シリコン膜２０１を除去する。その後、上記レ
ジストパターンを除去する。
ントになる工程を説明する前に、先ず、各実施形態に共
通する前工程を図９〜図１１を用いて説明する。図９
（１）に示すように、Ｐ型の＜１１１＞単結晶シリコン
からなるシリコン基板１０１上に、熱酸化法によって膜
厚３３０ｎｍの酸化シリコン膜２０１を成膜する。リソ
グラフィー法によって形成したレジストパターン（図示
せず）をマスクに用いたエッチングによって、シリコン
基板１０１の第２領域１０ｂ及び第３領域１０ｃ上にお
ける酸化シリコン膜２０１を除去する。その後、上記レ
ジストパターンを除去する。
【００１４】次に、図９（２）に示すように、シリコン
基板１０１上に、第１領域１０ａ上に開口部分を有する
レジストパターン３０１を形成し、このレジストパター
ン３０１をマスクに用いたイオン注入によって、シリコ
ン基板１０１中に分離領域１０２を形成するためのＮ型
不純物を導入する。ここでは、例えばリンイオン
（Ｐ + ）を１×１０13〜７×１０13個／ｃｍ2 だけ導入
するすることとし、注入エネルギーを３００〜６００ｋ
ｅＶ程度にして、シリコン基板１０１の深い位置にＮ型
不純物が導入されるようにする。
基板１０１上に、第１領域１０ａ上に開口部分を有する
レジストパターン３０１を形成し、このレジストパター
ン３０１をマスクに用いたイオン注入によって、シリコ
ン基板１０１中に分離領域１０２を形成するためのＮ型
不純物を導入する。ここでは、例えばリンイオン
（Ｐ + ）を１×１０13〜７×１０13個／ｃｍ2 だけ導入
するすることとし、注入エネルギーを３００〜６００ｋ
ｅＶ程度にして、シリコン基板１０１の深い位置にＮ型
不純物が導入されるようにする。
【００１５】その後、図９（３）に示すように、レジス
トパターン（３０１）を除去し、ここでは図示しない酸
化アンチモン（Ｓｂ2 Ｏ3 ）を固体拡散源とした気相拡
散（１２００℃、１時間）によって、第２領域１０ｂ及
び第３領域１０ｃにおけるシリコン基板１０１の表面層
に埋め込みコレクタ１０３ｂ，１０３ｃを形成する。こ
の埋め込みコレクタ１０３ｂ，１０３ｃは、シート抵抗
２０〜５０Ω／□、深さ１〜２μｍ程度にする。この
際、シリコン基板１０１は露出表面部分から約５０ｎｍ
程度の深さで酸化され、この露出表面上に約１００ｎｍ
程度の膜厚の酸化シリコン膜２０２が生成される。ま
た、この熱処理により、第１領域１０ａにイオン注入し
たリン（Ｐ）が拡散し、分離領域１０２が形成される。
この分離領域１０２は、シリコン基板１０１の深い位置
に形成されるため、第１領域１０ａの表面部分のＮ型不
純物濃度は低く抑えられる。
トパターン（３０１）を除去し、ここでは図示しない酸
化アンチモン（Ｓｂ2 Ｏ3 ）を固体拡散源とした気相拡
散（１２００℃、１時間）によって、第２領域１０ｂ及
び第３領域１０ｃにおけるシリコン基板１０１の表面層
に埋め込みコレクタ１０３ｂ，１０３ｃを形成する。こ
の埋め込みコレクタ１０３ｂ，１０３ｃは、シート抵抗
２０〜５０Ω／□、深さ１〜２μｍ程度にする。この
際、シリコン基板１０１は露出表面部分から約５０ｎｍ
程度の深さで酸化され、この露出表面上に約１００ｎｍ
程度の膜厚の酸化シリコン膜２０２が生成される。ま
た、この熱処理により、第１領域１０ａにイオン注入し
たリン（Ｐ）が拡散し、分離領域１０２が形成される。
この分離領域１０２は、シリコン基板１０１の深い位置
に形成されるため、第１領域１０ａの表面部分のＮ型不
純物濃度は低く抑えられる。
【００１６】次に、図１０（４）に示すように、フッ酸
を用いたウエットエッチングによりシリコン基板１０１
表面の酸化シリコン膜（２０１，２０２）を除去する。
その後、既存のエピタキシャル技術により、抵抗率０．
３〜５ΩｃｍのＮ型エピタキシャル層１０４を０．７〜
２．０μｍの膜厚でシリコン基板１０１上に形成し、シ
リコン基板１０１とエピタキシャル層１０４とからなる
半導体基板１０を形成する。
を用いたウエットエッチングによりシリコン基板１０１
表面の酸化シリコン膜（２０１，２０２）を除去する。
その後、既存のエピタキシャル技術により、抵抗率０．
３〜５ΩｃｍのＮ型エピタキシャル層１０４を０．７〜
２．０μｍの膜厚でシリコン基板１０１上に形成し、シ
リコン基板１０１とエピタキシャル層１０４とからなる
半導体基板１０を形成する。
【００１７】次いで、熱酸化法によって半導体基板１０
の表面に酸化シリコン膜２０３を５０ｎｍ程度の膜厚で
成膜した後、ＣＶＤ法によって酸化シリコン膜２０３の
上面に窒化シリコン膜２０４を１００ｎｍの膜厚で形成
する。上記酸化シリコン膜２０３はＬＯＣＯＳ法を行う
際の緩衝膜になるものであり、また上記窒化シリコン膜
２０４はＬＯＣＯＳ法を行う際のマスクになるものであ
る。そして、上記酸化シリコン膜２０３及びこの窒化シ
リコン膜２０４の膜厚は、ＬＯＣＯＳ法によって形成さ
れる素子分離のバーズビークの長さ、ＬＯＣＯＳ法に伴
う応力や結晶欠陥の発生を防止できる範囲で決定され
る。
の表面に酸化シリコン膜２０３を５０ｎｍ程度の膜厚で
成膜した後、ＣＶＤ法によって酸化シリコン膜２０３の
上面に窒化シリコン膜２０４を１００ｎｍの膜厚で形成
する。上記酸化シリコン膜２０３はＬＯＣＯＳ法を行う
際の緩衝膜になるものであり、また上記窒化シリコン膜
２０４はＬＯＣＯＳ法を行う際のマスクになるものであ
る。そして、上記酸化シリコン膜２０３及びこの窒化シ
リコン膜２０４の膜厚は、ＬＯＣＯＳ法によって形成さ
れる素子分離のバーズビークの長さ、ＬＯＣＯＳ法に伴
う応力や結晶欠陥の発生を防止できる範囲で決定され
る。
【００１８】次に、窒化シリコン膜２０４上に、第１領
域１０ａ、第２領域１０ｂ及び第３領域１０ｃ上を覆う
形状のレジストパターン３０２を形成する。その後、こ
のレジストパターン３０２をマスクに用いて、窒化シリ
コン膜２０４、酸化シリコン膜２０３及び半導体基板
（エピタキシャル層１０４）１０の表面層を順次エッチ
ングする。半導体基板１０のエッチング量は、ＬＯＣＯ
Ｓ法によって素子分離膜を形成した後の半導体基板１０
の表面が平坦になるように、素子分離膜の膜厚の約１／
２にする。
域１０ａ、第２領域１０ｂ及び第３領域１０ｃ上を覆う
形状のレジストパターン３０２を形成する。その後、こ
のレジストパターン３０２をマスクに用いて、窒化シリ
コン膜２０４、酸化シリコン膜２０３及び半導体基板
（エピタキシャル層１０４）１０の表面層を順次エッチ
ングする。半導体基板１０のエッチング量は、ＬＯＣＯ
Ｓ法によって素子分離膜を形成した後の半導体基板１０
の表面が平坦になるように、素子分離膜の膜厚の約１／
２にする。
【００１９】以上の後、図１０（５）に示すように、レ
ジストパターン（３０２）を除去し、次いでＬＯＣＯＳ
法（例えば、１０００〜１０５０℃のスチーム酸化）に
よって半導体基板１０の表面側に酸化シリコンからなる
素子分離膜２０５を形成する。素子分離膜２０５の膜厚
は、例えば０．８〜１．５μｍにする。次に、熱リン酸
を用いたウェットエッチングによって、窒化シリコン膜
（２０４）を除去する。
ジストパターン（３０２）を除去し、次いでＬＯＣＯＳ
法（例えば、１０００〜１０５０℃のスチーム酸化）に
よって半導体基板１０の表面側に酸化シリコンからなる
素子分離膜２０５を形成する。素子分離膜２０５の膜厚
は、例えば０．８〜１．５μｍにする。次に、熱リン酸
を用いたウェットエッチングによって、窒化シリコン膜
（２０４）を除去する。
【００２０】次に、図１１（６）に示すように、半導体
基板１０表面の平坦化を行う。この際、ＣＶＤ法によっ
て半導体基板１０上に酸化シリコン膜（図示せず）を１
００〜６００ｎｍ程度の膜厚で成膜し、さらにこの上面
にレジスト膜を塗布する。その後、ＲＩＥ（Reactive I
on Etching）によってレジスト膜の上面側から半導体基
板１０の表面が平坦化するまでエッチバックを行う。
基板１０表面の平坦化を行う。この際、ＣＶＤ法によっ
て半導体基板１０上に酸化シリコン膜（図示せず）を１
００〜６００ｎｍ程度の膜厚で成膜し、さらにこの上面
にレジスト膜を塗布する。その後、ＲＩＥ（Reactive I
on Etching）によってレジスト膜の上面側から半導体基
板１０の表面が平坦化するまでエッチバックを行う。
【００２１】その後、熱酸化法（９００℃）によって、
１０〜３０ｎｍ程度の膜厚の酸化シリコン膜（図示せ
ず）を半導体基板１０上に成膜する。次に、図１１
（７）に示すように、半導体基板１０上に、素子分離膜
２０５の中央部上及び第１領域１０ａ上に開口部を有す
るレジストパターン３０３を形成する。そして、このレ
ジストパターン３０３をマスクに用いたイオン注入を行
うことによって、素子分離膜２０５の下部にアイソレー
ション１０５を形成しかつ第１領域１０ａに第１Ｔｒの
埋め込みコレクタ１０３ａ形成するためのＰ型不純物を
導入する。ここでは、例えばホウ素イオン（Ｂ+ ）を２
００〜５００ｋｅＶ程度の注入エネルギーで１０13〜１
０14個／ｃｍ2 程度導入する。
１０〜３０ｎｍ程度の膜厚の酸化シリコン膜（図示せ
ず）を半導体基板１０上に成膜する。次に、図１１
（７）に示すように、半導体基板１０上に、素子分離膜
２０５の中央部上及び第１領域１０ａ上に開口部を有す
るレジストパターン３０３を形成する。そして、このレ
ジストパターン３０３をマスクに用いたイオン注入を行
うことによって、素子分離膜２０５の下部にアイソレー
ション１０５を形成しかつ第１領域１０ａに第１Ｔｒの
埋め込みコレクタ１０３ａ形成するためのＰ型不純物を
導入する。ここでは、例えばホウ素イオン（Ｂ+ ）を２
００〜５００ｋｅＶ程度の注入エネルギーで１０13〜１
０14個／ｃｍ2 程度導入する。
【００２２】以上のようにして形成した素子分離膜２０
５及びアイソレーション１０５によって、半導体基板１
０の表面側を第１領域１０ａ、第２領域１０ｂ及び第３
領域１０ｃに分離した後、本発明のポイントとなる工程
を行う。以下に、上記前工程に続けて行う製造工程を各
実施形態毎に説明する。
５及びアイソレーション１０５によって、半導体基板１
０の表面側を第１領域１０ａ、第２領域１０ｂ及び第３
領域１０ｃに分離した後、本発明のポイントとなる工程
を行う。以下に、上記前工程に続けて行う製造工程を各
実施形態毎に説明する。
【００２３】（第１実施形態）図１〜図４は、本発明の
半導体装置の製造方法の一実施形態を説明する工程図で
あり、これらの図を用いて第１実施形態を説明する。先
ず、第１実施形態の方法を行うにあたっては、上記前工
程において図１０（５）を用いて説明したようにして窒
化シリコン膜（２０４）を除去した後で、かつ図１１
（６）を用いて説明したように、半導体基板１０表面の
平坦化を行うための酸化シリコン膜を成膜する前に、第
２領域１０ｂ及び第３領域１０ｃにおける半導体基板１
０の表面側にコレクタ取り出し部（１０６ｂ，１０６
ｃ）を形成するための不純物導入を行う。その後、半導
体基板１０表面の平坦化を行うための酸化シリコン膜を
成膜し、上記不純物の活性化熱処理を行う。これによっ
て、上記第２領域１０ｂ及び第３領域１０ｃの表面側
に、第２Ｔｒ及び第３Ｔｒのコレクタ取り出し部１０６
ｂ，１０６ｃを形成しておくこととする。
半導体装置の製造方法の一実施形態を説明する工程図で
あり、これらの図を用いて第１実施形態を説明する。先
ず、第１実施形態の方法を行うにあたっては、上記前工
程において図１０（５）を用いて説明したようにして窒
化シリコン膜（２０４）を除去した後で、かつ図１１
（６）を用いて説明したように、半導体基板１０表面の
平坦化を行うための酸化シリコン膜を成膜する前に、第
２領域１０ｂ及び第３領域１０ｃにおける半導体基板１
０の表面側にコレクタ取り出し部（１０６ｂ，１０６
ｃ）を形成するための不純物導入を行う。その後、半導
体基板１０表面の平坦化を行うための酸化シリコン膜を
成膜し、上記不純物の活性化熱処理を行う。これによっ
て、上記第２領域１０ｂ及び第３領域１０ｃの表面側
に、第２Ｔｒ及び第３Ｔｒのコレクタ取り出し部１０６
ｂ，１０６ｃを形成しておくこととする。
【００２４】そして先ず、上記前工程に続けて行う第１
実施形態の製造工程では、図１（１）に示すように、図
１１（７）に示したレジストパターン（３０３）を除去
した後、第１領域１０ａにおける第１Ｔｒのベース取り
出し部形成領域上及び第２領域１０ｂにおける第２Ｔｒ
のエミッタ形成領域上に開口部分を有するレジストパタ
ーン３０４を半導体基板１０上に形成する。次いで、こ
のレジストパターン３０４をマスクに用いたイオン注入
を行うことによって、第２領域１０ｂにエミッタ１０７
ｂを形成するためのＮ型不純物を導入すると共に、第１
領域１０ａにベース取り出し部１０８ａを形成するため
のＮ型不純物を導入する。ここでは、例えばヒ素イオン
（Ａｓ+ ）を３０〜７０ｋｅＶ程度の注入エネルギーで
１０15〜１０16個／ｃｍ2 程度導入する。
実施形態の製造工程では、図１（１）に示すように、図
１１（７）に示したレジストパターン（３０３）を除去
した後、第１領域１０ａにおける第１Ｔｒのベース取り
出し部形成領域上及び第２領域１０ｂにおける第２Ｔｒ
のエミッタ形成領域上に開口部分を有するレジストパタ
ーン３０４を半導体基板１０上に形成する。次いで、こ
のレジストパターン３０４をマスクに用いたイオン注入
を行うことによって、第２領域１０ｂにエミッタ１０７
ｂを形成するためのＮ型不純物を導入すると共に、第１
領域１０ａにベース取り出し部１０８ａを形成するため
のＮ型不純物を導入する。ここでは、例えばヒ素イオン
（Ａｓ+ ）を３０〜７０ｋｅＶ程度の注入エネルギーで
１０15〜１０16個／ｃｍ2 程度導入する。
【００２５】次に、図１（２）に示すように、上記レジ
ストパターン（３０４）を除去した後、第１領域１０ａ
における第１Ｔｒのベース形成領域上に開口部を有する
レジストパターン（図示せず）を半導体基板１０上に形
成する。次いでこのレジストパターンをマスクに用いた
イオン注入を行うことによって、第１領域１０ａにベー
ス１０９ａを形成するためのＮ型不純物を導入する。こ
こでは、例えばリンイオン（Ｐ+ ）を１５０〜３００ｋ
ｅＶ程度の注入エネルギーで１０13〜１０14個／ｃｍ2
程度導入する。
ストパターン（３０４）を除去した後、第１領域１０ａ
における第１Ｔｒのベース形成領域上に開口部を有する
レジストパターン（図示せず）を半導体基板１０上に形
成する。次いでこのレジストパターンをマスクに用いた
イオン注入を行うことによって、第１領域１０ａにベー
ス１０９ａを形成するためのＮ型不純物を導入する。こ
こでは、例えばリンイオン（Ｐ+ ）を１５０〜３００ｋ
ｅＶ程度の注入エネルギーで１０13〜１０14個／ｃｍ2
程度導入する。
【００２６】次いで、上記レジストパターンを除去した
後、第２領域１０ｂにおける第２Ｔｒのベース形成領域
上に開口部を有するレジストパターン３０５を半導体基
板１０上に形成する。次いで、このレジストパターン３
０５をマスクに用いたイオン注入を行うことによって、
第２領域１０ｂにベース１０９ｂを形成するためのＰ型
不純物を導入する。ここでは、例えばホウ素イオン（Ｂ
+ ）を２０〜７０ｋｅＶ程度の注入エネルギーで１０13
〜１０14個／ｃｍ2 程度導入する。本実施形態において
は、同一半導体基板上にダブルポリシリコン構造のＮＰ
ＮＴｒとシングルポリシリコン構造のＰＮＰＴｒとを形
成する従来の工程に、この工程が追加されるだけであ
る。尚、上記図１（２）を用いて説明をした２回のイオ
ン注入工程は、逆の手順で行っても良い。
後、第２領域１０ｂにおける第２Ｔｒのベース形成領域
上に開口部を有するレジストパターン３０５を半導体基
板１０上に形成する。次いで、このレジストパターン３
０５をマスクに用いたイオン注入を行うことによって、
第２領域１０ｂにベース１０９ｂを形成するためのＰ型
不純物を導入する。ここでは、例えばホウ素イオン（Ｂ
+ ）を２０〜７０ｋｅＶ程度の注入エネルギーで１０13
〜１０14個／ｃｍ2 程度導入する。本実施形態において
は、同一半導体基板上にダブルポリシリコン構造のＮＰ
ＮＴｒとシングルポリシリコン構造のＰＮＰＴｒとを形
成する従来の工程に、この工程が追加されるだけであ
る。尚、上記図１（２）を用いて説明をした２回のイオ
ン注入工程は、逆の手順で行っても良い。
【００２７】次に、図２（３）に示すように、上記レジ
ストパターン（３０５）を除去した後、ＣＶＤ法によっ
て５０〜１００ｎｍ程度の膜厚の酸化シリコン膜２０６
を成膜する。次いで、第１領域１０ａにおける第１Ｔｒ
のエミッタ形成領域上及びコレクタ取り出し部形成領域
上、第２領域１０ｂにおける第２Ｔｒのベース取り出し
部形成領域上、さらに第３領域１０ｃにおけるエミッタ
・ベース取り出し部形成領域上の上記酸化シリコン膜２
０６をエッチング除去する。次に、ＣＶＤ法によって、
上記酸化シリコン膜２０６を覆う状態で、半導体基板１
０上に第１ポリシリコン膜２０７を成膜し、次いでイオ
ン注入によって当該第１ポリシリコン膜２０７中にＰ型
不純物を導入する。この際、Ｐ型不純物として、二フッ
化ホウ素イオン（ＢＦ2 + ）を３０〜７０ｋｅＶの注入
エネルギーで１０15〜１０16個／ｃｍ2 程度導入する。
尚、上記工程ではホウ素（Ｐ型不純物）を含有する第１
ポリシリコン膜を成膜するようにしても良い。
ストパターン（３０５）を除去した後、ＣＶＤ法によっ
て５０〜１００ｎｍ程度の膜厚の酸化シリコン膜２０６
を成膜する。次いで、第１領域１０ａにおける第１Ｔｒ
のエミッタ形成領域上及びコレクタ取り出し部形成領域
上、第２領域１０ｂにおける第２Ｔｒのベース取り出し
部形成領域上、さらに第３領域１０ｃにおけるエミッタ
・ベース取り出し部形成領域上の上記酸化シリコン膜２
０６をエッチング除去する。次に、ＣＶＤ法によって、
上記酸化シリコン膜２０６を覆う状態で、半導体基板１
０上に第１ポリシリコン膜２０７を成膜し、次いでイオ
ン注入によって当該第１ポリシリコン膜２０７中にＰ型
不純物を導入する。この際、Ｐ型不純物として、二フッ
化ホウ素イオン（ＢＦ2 + ）を３０〜７０ｋｅＶの注入
エネルギーで１０15〜１０16個／ｃｍ2 程度導入する。
尚、上記工程ではホウ素（Ｐ型不純物）を含有する第１
ポリシリコン膜を成膜するようにしても良い。
【００２８】次に、図２（４）に示すように、第１ポリ
シリコン膜２０７をパターニングし、第１領域１０ａに
おけるエミッタ形成領域上及びコレクタ取り出し部形成
領域上、第２領域１０ｂにおけるベース取り出し部形成
領域上、さらに第３領域１０ｃにおけるエミッタ・ベー
ス取り出し部形成領域上に当該第１ポリシリコン膜２０
７からなるポリシリコン電極２０７Ａを形成する。その
後、ＣＶＤ法によって酸化シリコン膜２０８を成膜し、
次いで第３領域１０ｃにおけるエミッタ形成領域上に開
口部を有するレジストパターン３０６をこの酸化シリコ
ン膜２０８上に形成する。
シリコン膜２０７をパターニングし、第１領域１０ａに
おけるエミッタ形成領域上及びコレクタ取り出し部形成
領域上、第２領域１０ｂにおけるベース取り出し部形成
領域上、さらに第３領域１０ｃにおけるエミッタ・ベー
ス取り出し部形成領域上に当該第１ポリシリコン膜２０
７からなるポリシリコン電極２０７Ａを形成する。その
後、ＣＶＤ法によって酸化シリコン膜２０８を成膜し、
次いで第３領域１０ｃにおけるエミッタ形成領域上に開
口部を有するレジストパターン３０６をこの酸化シリコ
ン膜２０８上に形成する。
【００２９】次に、図３（５）に示すように、上記レジ
ストパターン（３０６）をマスクに用いたＲＩＥを行う
ことによって、酸化シリコン膜２０８及び第１ポリシリ
コン膜２０７をエッチング除去し、第３領域１０ｃの半
導体基板１０におけるエミッタ形成領域に達するコンタ
クトホール２０９を形成する。この際、酸化シリコン膜
２０８のエッチングガスには酸素（Ｏ2 ）と三フッ化メ
タン（ＣＨＦ3 ）とを用い、第１ポリシリコン膜２０７
のエッチングガスには三フッ化三塩化エタン（Ｃ2 Ｃｌ
3 Ｆ3 ）と六フッ化硫黄（ＳＦ6 ）とを用いる。
ストパターン（３０６）をマスクに用いたＲＩＥを行う
ことによって、酸化シリコン膜２０８及び第１ポリシリ
コン膜２０７をエッチング除去し、第３領域１０ｃの半
導体基板１０におけるエミッタ形成領域に達するコンタ
クトホール２０９を形成する。この際、酸化シリコン膜
２０８のエッチングガスには酸素（Ｏ2 ）と三フッ化メ
タン（ＣＨＦ3 ）とを用い、第１ポリシリコン膜２０７
のエッチングガスには三フッ化三塩化エタン（Ｃ2 Ｃｌ
3 Ｆ3 ）と六フッ化硫黄（ＳＦ6 ）とを用いる。
【００３０】次に、レジストパターン（３０６）を除去
した後、熱酸化法によってここでは図示しない酸化膜を
半導体基板１０の露出表面に成膜し、次いで、酸化シリ
コン膜２０８をマスクに用いたイオン注入によって、上
記酸化膜上から当該半導体基板１０の表面層に第３Ｔｒ
のベース１０９ｃを形成するためのＰ型不純物を導入す
る。この際、Ｐ型不純物として、二フッ化ホウ素イオン
（ＢＦ2 + ）を３０〜７０ｋｅＶの注入エネルギーで１
０13〜１０14個／ｃｍ2 程度導入する。また、第３Ｔｒ
をさらに高速化する場合には、ベース１０９ｃの下方に
ペデスタル領域１１０を形成するためのＮ型不純物を導
入する。この際、Ｎ型不純物として、リンイオン
（Ｐ+ ）を３００〜７００ｋｅＶの注入エネルギーで１
０12〜１０13個／ｃｍ2 程度導入する。
した後、熱酸化法によってここでは図示しない酸化膜を
半導体基板１０の露出表面に成膜し、次いで、酸化シリ
コン膜２０８をマスクに用いたイオン注入によって、上
記酸化膜上から当該半導体基板１０の表面層に第３Ｔｒ
のベース１０９ｃを形成するためのＰ型不純物を導入す
る。この際、Ｐ型不純物として、二フッ化ホウ素イオン
（ＢＦ2 + ）を３０〜７０ｋｅＶの注入エネルギーで１
０13〜１０14個／ｃｍ2 程度導入する。また、第３Ｔｒ
をさらに高速化する場合には、ベース１０９ｃの下方に
ペデスタル領域１１０を形成するためのＮ型不純物を導
入する。この際、Ｎ型不純物として、リンイオン
（Ｐ+ ）を３００〜７００ｋｅＶの注入エネルギーで１
０12〜１０13個／ｃｍ2 程度導入する。
【００３１】次に、ＣＶＤ法によって、ここでは図示し
ないサイドウォール形成用の酸化シリコン膜を３００〜
６００ｎｍ程度の膜厚で成膜する。その後、図３（６）
に示すように、８００〜９５０℃で１０〜６０分間の熱
処理を行うことによって、半導体基板１０中に拡散させ
た不純物を活性化させると共に、ポリシリコン電極２０
７Ａ中の不純物を半導体基板１０中に拡散させる。これ
によって、第１領域１０ａには第１Ｔｒのエミッタ１０
７ａ及びコレクタ取り出し部１０６ａを形成し、第２領
域１０ｂには第２Ｔｒのベース取り出し部１０８ｂを形
成し、第３領域１０ｃには第３Ｔｒのベース取り出し部
１０８ｃを形成する。これらの不純物の活性化領域は、
その後の熱処理によっても拡散される。
ないサイドウォール形成用の酸化シリコン膜を３００〜
６００ｎｍ程度の膜厚で成膜する。その後、図３（６）
に示すように、８００〜９５０℃で１０〜６０分間の熱
処理を行うことによって、半導体基板１０中に拡散させ
た不純物を活性化させると共に、ポリシリコン電極２０
７Ａ中の不純物を半導体基板１０中に拡散させる。これ
によって、第１領域１０ａには第１Ｔｒのエミッタ１０
７ａ及びコレクタ取り出し部１０６ａを形成し、第２領
域１０ｂには第２Ｔｒのベース取り出し部１０８ｂを形
成し、第３領域１０ｃには第３Ｔｒのベース取り出し部
１０８ｃを形成する。これらの不純物の活性化領域は、
その後の熱処理によっても拡散される。
【００３２】以上によって、第１領域１０ａにシングル
ポリシリコン構造のＰＮＰバイポーラトランジスタから
なる第１ＴｒＡが形成され、第２領域１０ｂにシングル
ポリシリコン構造のＮＰＮバイポーラトランジスタから
なる第２ＴｒＢが形成される。
ポリシリコン構造のＰＮＰバイポーラトランジスタから
なる第１ＴｒＡが形成され、第２領域１０ｂにシングル
ポリシリコン構造のＮＰＮバイポーラトランジスタから
なる第２ＴｒＢが形成される。
【００３３】その後、上記サイドウォール形成用の酸化
シリコン膜をＲＩＥによってエッチバックし、第３領域
１０ｃのコンタクトホール２０９の側壁に当該酸化シリ
コン膜からなるサイドウォール２１０を形成する。次
に、ＣＶＤ法によって、半導体基板１０上に第２ポリシ
リコン膜２１１を５０〜２００ｎｍ程度の膜厚で成膜し
た後、イオン注入によって当該第２ポリシリコン膜２１
１中にＮ型不純物を導入する。この際、Ｎ型不純物とし
て、ヒ素イオン（Ａｓ+ ）を３０〜１００ｋｅＶの注入
エネルギーで１０15〜１０16個／ｃｍ 2 程度導入する。
シリコン膜をＲＩＥによってエッチバックし、第３領域
１０ｃのコンタクトホール２０９の側壁に当該酸化シリ
コン膜からなるサイドウォール２１０を形成する。次
に、ＣＶＤ法によって、半導体基板１０上に第２ポリシ
リコン膜２１１を５０〜２００ｎｍ程度の膜厚で成膜し
た後、イオン注入によって当該第２ポリシリコン膜２１
１中にＮ型不純物を導入する。この際、Ｎ型不純物とし
て、ヒ素イオン（Ａｓ+ ）を３０〜１００ｋｅＶの注入
エネルギーで１０15〜１０16個／ｃｍ 2 程度導入する。
【００３４】次に、図４（７）に示すように、第１ポリ
シリコン膜２０７と同様のＲＩＥによって第２ポリシリ
コン膜２１１をパターニングし、第３領域１０ｃのエミ
ッタ形成領域上にのみ当該第２ポリシリコン膜２１１を
残す。これによって、当該第２ポリシリコン膜２１１か
らなるポリシリコン電極２１１Ａを形成する。次いで、
ＣＶＤ法によって半導体基板１０上に酸化シリコン膜２
１２を１００〜３００ｎｍ程度の膜厚で成膜した後、熱
処理を行うことによって第２ポリシリコン膜２１１中の
Ｎ型不純物を第３領域１０ｃにおけるベース１０９ｃの
表面層に導入し、当該ベース１０９ｃの表面層部分に第
３Ｔｒのエミッタ１０７ｃを形成する。この熱処理は、
８００〜１０００℃で数十分または、９００〜１１００
℃で数秒〜数十秒行うこととする。以上によって、第３
領域１０ｃにダブルポリシリコン構造のＮＰＮバイポー
ラトランジスタからなる第３ＴｒＣが形成される。
シリコン膜２０７と同様のＲＩＥによって第２ポリシリ
コン膜２１１をパターニングし、第３領域１０ｃのエミ
ッタ形成領域上にのみ当該第２ポリシリコン膜２１１を
残す。これによって、当該第２ポリシリコン膜２１１か
らなるポリシリコン電極２１１Ａを形成する。次いで、
ＣＶＤ法によって半導体基板１０上に酸化シリコン膜２
１２を１００〜３００ｎｍ程度の膜厚で成膜した後、熱
処理を行うことによって第２ポリシリコン膜２１１中の
Ｎ型不純物を第３領域１０ｃにおけるベース１０９ｃの
表面層に導入し、当該ベース１０９ｃの表面層部分に第
３Ｔｒのエミッタ１０７ｃを形成する。この熱処理は、
８００〜１０００℃で数十分または、９００〜１１００
℃で数秒〜数十秒行うこととする。以上によって、第３
領域１０ｃにダブルポリシリコン構造のＮＰＮバイポー
ラトランジスタからなる第３ＴｒＣが形成される。
【００３５】その後、図４（８）に示すように、第１Ｔ
ｒＡ，第２ＴｒＢ及び第３ＴｒＣの各エミッタ１０７
ａ，１０７ｂ，１０７ｃ、ベース取り出し部１０８ａ，
１０８ｂ，１０８ｃ、コレクタ取り出し部１０６ａ，１
０６ｂ，１０６ｃまたはこれらに接続されたポリシリコ
ン電極２０７Ａ，２１１Ａに達するコンタクトホール２
１３を酸化シリコン膜２１２，２０８に形成する。次
に、これらのコンタクトホール２１３内にバリアメタル
及びアルミニウムからなる電極２１４を形成し、後の多
層配線工程（図示省略）を行うことによって半導体装置
１を完成させる。
ｒＡ，第２ＴｒＢ及び第３ＴｒＣの各エミッタ１０７
ａ，１０７ｂ，１０７ｃ、ベース取り出し部１０８ａ，
１０８ｂ，１０８ｃ、コレクタ取り出し部１０６ａ，１
０６ｂ，１０６ｃまたはこれらに接続されたポリシリコ
ン電極２０７Ａ，２１１Ａに達するコンタクトホール２
１３を酸化シリコン膜２１２，２０８に形成する。次
に、これらのコンタクトホール２１３内にバリアメタル
及びアルミニウムからなる電極２１４を形成し、後の多
層配線工程（図示省略）を行うことによって半導体装置
１を完成させる。
【００３６】（第２実施形態）次に、図５及び図６は、
本発明の半導体装置の製造方法の他の実施形態を説明す
る工程図であり、これらの図を用いて第２実施形態を説
明する。尚、第２実施形態の方法を行うにあたっては、
上記図１（１）を用いて説明した前工程で、第２領域１
０ｂ及び第３領域１０ｃの表面側にコレクタ取り出し部
（１０６ｂ，１０６ｃ）を形成しておく必要はない。
本発明の半導体装置の製造方法の他の実施形態を説明す
る工程図であり、これらの図を用いて第２実施形態を説
明する。尚、第２実施形態の方法を行うにあたっては、
上記図１（１）を用いて説明した前工程で、第２領域１
０ｂ及び第３領域１０ｃの表面側にコレクタ取り出し部
（１０６ｂ，１０６ｃ）を形成しておく必要はない。
【００３７】そして、上記前工程に続けて行う第２実施
形態の製造工程では、先ず、図５（１）に示すように、
上記第１実施形態において図１（２）を用いて説明した
工程と同様にして、素子分離膜２０５，アイソレーショ
ン１０５及び埋め込みコレクタ１０３ａ，１０３ｂ，１
０３ｃが形成された半導体基板１０において、第１領域
１０ａに第１Ｔｒのベース１０９ａを形成するためのＮ
型不純物を導入し、第２領域１０ｂに第２Ｔｒのベース
１０９ｂを形成するためのＰ型不純物を導入する。
形態の製造工程では、先ず、図５（１）に示すように、
上記第１実施形態において図１（２）を用いて説明した
工程と同様にして、素子分離膜２０５，アイソレーショ
ン１０５及び埋め込みコレクタ１０３ａ，１０３ｂ，１
０３ｃが形成された半導体基板１０において、第１領域
１０ａに第１Ｔｒのベース１０９ａを形成するためのＮ
型不純物を導入し、第２領域１０ｂに第２Ｔｒのベース
１０９ｂを形成するためのＰ型不純物を導入する。
【００３８】その後、図５（２）に示すように、ＣＶＤ
法によって、５０〜１００ｎｍ程度の膜厚の酸化シリコ
ン膜５０１を成膜する。次いで、第１領域１０ａ及び第
２領域１０ｂにおける第１Ｔｒ及び第２Ｔｒのエミッタ
形成領域上、コレクタ取り出し部形成領域上及びベース
取り出し部形成領域上と、第３領域１０ｃにおけるエミ
ッタ・ベース取り出し部形成領域上及びコレクタ取り出
し部形成領域上の上記酸化シリコン膜５０１をエッチン
グ除去する。次に、ＣＶＤ法によって、上記酸化シリコ
ン膜５０１を覆う状態で、半導体基板１０上に第１ポリ
シリコン膜５０２を成膜する。
法によって、５０〜１００ｎｍ程度の膜厚の酸化シリコ
ン膜５０１を成膜する。次いで、第１領域１０ａ及び第
２領域１０ｂにおける第１Ｔｒ及び第２Ｔｒのエミッタ
形成領域上、コレクタ取り出し部形成領域上及びベース
取り出し部形成領域上と、第３領域１０ｃにおけるエミ
ッタ・ベース取り出し部形成領域上及びコレクタ取り出
し部形成領域上の上記酸化シリコン膜５０１をエッチン
グ除去する。次に、ＣＶＤ法によって、上記酸化シリコ
ン膜５０１を覆う状態で、半導体基板１０上に第１ポリ
シリコン膜５０２を成膜する。
【００３９】次に、第１ポリシリコン膜５０２上に、第
１領域１０ａにおけるエミッタ形成領域上及びコレクタ
取り出し部形成領域上と、第２領域１０ｂにおけるベー
ス取り出し部形成領域上と、第３領域１０ｃにおけるエ
ミッタ・ベース形成領域上とに開口部分を有し、かつ第
１領域１０ａにおけるベース取り出し部形成領域上と、
第２領域１０ｂにおけるエミッタ形成領域上及びコレク
タ取り出し部形成領域上と、第３領域１０ｃにおけるコ
レクタ取り出し部形成領域上とを覆う形状のレジストパ
ターン６０１を形成する。そして、このレジストパター
ン６０１をマスクに用いたイオン注入によって、第１ポ
リシリコン膜５０２中にＰ型不純物を導入する。この
際、Ｐ型不純物として、二フッ化ホウ素イオン（ＢＦ2
+ ）を３０〜７０ｋｅＶの注入エネルギーで１０15〜１
０16個／ｃｍ2 程度導入する。
１領域１０ａにおけるエミッタ形成領域上及びコレクタ
取り出し部形成領域上と、第２領域１０ｂにおけるベー
ス取り出し部形成領域上と、第３領域１０ｃにおけるエ
ミッタ・ベース形成領域上とに開口部分を有し、かつ第
１領域１０ａにおけるベース取り出し部形成領域上と、
第２領域１０ｂにおけるエミッタ形成領域上及びコレク
タ取り出し部形成領域上と、第３領域１０ｃにおけるコ
レクタ取り出し部形成領域上とを覆う形状のレジストパ
ターン６０１を形成する。そして、このレジストパター
ン６０１をマスクに用いたイオン注入によって、第１ポ
リシリコン膜５０２中にＰ型不純物を導入する。この
際、Ｐ型不純物として、二フッ化ホウ素イオン（ＢＦ2
+ ）を３０〜７０ｋｅＶの注入エネルギーで１０15〜１
０16個／ｃｍ2 程度導入する。
【００４０】次に、図６（３）に示すように、上記レジ
ストパターン（６０１）を除去した後、第１ポリシリコ
ン膜５０２上に、第１領域１０ａにおけるベース取り出
し部形成領域上，第２領域１０ｂにおけるエミッタ形成
領域上及びコレクタ取り出し部形成領域上，第３領域１
０ｃにおけるコレクタ取り出し部形成領域上に開口部分
を有するレジストパターン６０２を形成する。その後、
このレジストパターン６０２をマスクに用いたイオン注
入によって、第１ポリシリコン膜５０２中にＮ型不純物
を導入する。この際、Ｎ型不純物として、リンイオン
（Ｐ+ ）を３０〜７０ｋｅＶの注入エネルギーで１０15
〜１０16個／ｃｍ2 程度導入する。本実施形態において
は、同一半導体基板上にダブルポリシリコン構造のＮＰ
ＮＴｒとシングルポリシリコン構造のＰＮＰＴｒとを形
成する従来の工程に、上記図５（１）及び図６（３）で
示したイオン注入工程が追加されるだけである。
ストパターン（６０１）を除去した後、第１ポリシリコ
ン膜５０２上に、第１領域１０ａにおけるベース取り出
し部形成領域上，第２領域１０ｂにおけるエミッタ形成
領域上及びコレクタ取り出し部形成領域上，第３領域１
０ｃにおけるコレクタ取り出し部形成領域上に開口部分
を有するレジストパターン６０２を形成する。その後、
このレジストパターン６０２をマスクに用いたイオン注
入によって、第１ポリシリコン膜５０２中にＮ型不純物
を導入する。この際、Ｎ型不純物として、リンイオン
（Ｐ+ ）を３０〜７０ｋｅＶの注入エネルギーで１０15
〜１０16個／ｃｍ2 程度導入する。本実施形態において
は、同一半導体基板上にダブルポリシリコン構造のＮＰ
ＮＴｒとシングルポリシリコン構造のＰＮＰＴｒとを形
成する従来の工程に、上記図５（１）及び図６（３）で
示したイオン注入工程が追加されるだけである。
【００４１】以上の工程までを行った後、上記第１実施
形態で図２（４）〜図４（８）を用いて説明したと同様
の手順で各工程を行う。次いで、図６（４）に示すよう
に、第１ポリシリコン膜５０２または第２ポリシリコン
膜５０３からなるポリシリコン電極５０２Ａ，５０３Ａ
が接する半導体基板１０の表面層に、当該ポリシコン電
極５０２Ａ，５０３ＡからＮ型不純物やＰ型不純物を固
相拡散させる。これによって、第１ＴｒＡ，第２ＴｒＢ
及び第３ＴｒＣのエミッタ１０７ａ，１０７ｂ，１０７
ｃ，ベース取り出し部１０８ａ，１０８ｂ，１０８ｃ及
びコレクタ取り出し部１０６ａ，１０６ｂ，１０６ｃを
形成する。そして、第１領域１０ａにシングルポリシリ
コン構造のＰＮＰバイポーラトランジスタからなる第１
ＴｒＡを配置し、第２領域１０ｂにシングルポリシリコ
ン構造のＮＰＮバイポーラトランジスタからなる第２Ｔ
ｒＢを配置し、第３領域１０ｃにダブルポリシリコン構
造のＮＰＮバイポーラトランジスタからなる第３ＴｒＣ
を配置してなる半導体装置２を完成させる。
形態で図２（４）〜図４（８）を用いて説明したと同様
の手順で各工程を行う。次いで、図６（４）に示すよう
に、第１ポリシリコン膜５０２または第２ポリシリコン
膜５０３からなるポリシリコン電極５０２Ａ，５０３Ａ
が接する半導体基板１０の表面層に、当該ポリシコン電
極５０２Ａ，５０３ＡからＮ型不純物やＰ型不純物を固
相拡散させる。これによって、第１ＴｒＡ，第２ＴｒＢ
及び第３ＴｒＣのエミッタ１０７ａ，１０７ｂ，１０７
ｃ，ベース取り出し部１０８ａ，１０８ｂ，１０８ｃ及
びコレクタ取り出し部１０６ａ，１０６ｂ，１０６ｃを
形成する。そして、第１領域１０ａにシングルポリシリ
コン構造のＰＮＰバイポーラトランジスタからなる第１
ＴｒＡを配置し、第２領域１０ｂにシングルポリシリコ
ン構造のＮＰＮバイポーラトランジスタからなる第２Ｔ
ｒＢを配置し、第３領域１０ｃにダブルポリシリコン構
造のＮＰＮバイポーラトランジスタからなる第３ＴｒＣ
を配置してなる半導体装置２を完成させる。
【００４２】（第３実施形態）次に、図７及び図８は、
本発明の半導体装置の製造方法のさらに他の実施形態を
説明する工程図であり、これらの図を用いて第３実施形
態を説明する。先ず、第３実施形態の方法を行うにあた
っては、上記図９〜図１１を用いて説明した前工程で、
上記第１実施形態と同様に第２領域１０ｂ及び第３領域
１０ｃにおける半導体基板１０の表面側にコレクタ取り
出し部１０６ｂ，１０６ｃを形成しておく。
本発明の半導体装置の製造方法のさらに他の実施形態を
説明する工程図であり、これらの図を用いて第３実施形
態を説明する。先ず、第３実施形態の方法を行うにあた
っては、上記図９〜図１１を用いて説明した前工程で、
上記第１実施形態と同様に第２領域１０ｂ及び第３領域
１０ｃにおける半導体基板１０の表面側にコレクタ取り
出し部１０６ｂ，１０６ｃを形成しておく。
【００４３】そして、上記前工程に続けて行う第３実施
形態の製造工程では、先ず、図７（１）に示すように、
上記第１実施形態において図１（２）を用いて説明した
工程と同様にして、素子分離膜２０５，アイソレーショ
ン１０５及び第１領域１０ａに埋め込みコレクタ１０３
ａが形成された半導体基板１０において、第１領域１０
ａに第１Ｔｒのベース１０９ａを形成するためのＮ型不
純物を導入し、第２領域１０ｂに第２Ｔｒのベース１０
９ｂを形成するためのＰ型不純物を導入する。
形態の製造工程では、先ず、図７（１）に示すように、
上記第１実施形態において図１（２）を用いて説明した
工程と同様にして、素子分離膜２０５，アイソレーショ
ン１０５及び第１領域１０ａに埋め込みコレクタ１０３
ａが形成された半導体基板１０において、第１領域１０
ａに第１Ｔｒのベース１０９ａを形成するためのＮ型不
純物を導入し、第２領域１０ｂに第２Ｔｒのベース１０
９ｂを形成するためのＰ型不純物を導入する。
【００４４】その後、図７（２）に示す工程では、ＣＶ
Ｄ法によって、５０〜１００ｎｍ程度の膜厚の酸化シリ
コン膜７０１を成膜する。次いで、第１領域１０ａにお
ける第１Ｔｒのエミッタ形成領域上，コレクタ取り出し
部形成領域上及びベース取り出し部形成領域上と、第２
領域１０ｂにおける第２Ｔｒのエミッタ形成領域上及び
ベース取り出し部形成領域上と、第３領域１０ｃにおけ
る第３Ｔｒのエミッタ・ベース取り出し部形成領域上の
上記酸化シリコン膜７０１をエッチング除去する。次
に、ＣＶＤ法によって、上記酸化シリコン膜７０１を覆
う状態で、半導体基板１０上に第１ポリシリコン膜７０
２を成膜する。
Ｄ法によって、５０〜１００ｎｍ程度の膜厚の酸化シリ
コン膜７０１を成膜する。次いで、第１領域１０ａにお
ける第１Ｔｒのエミッタ形成領域上，コレクタ取り出し
部形成領域上及びベース取り出し部形成領域上と、第２
領域１０ｂにおける第２Ｔｒのエミッタ形成領域上及び
ベース取り出し部形成領域上と、第３領域１０ｃにおけ
る第３Ｔｒのエミッタ・ベース取り出し部形成領域上の
上記酸化シリコン膜７０１をエッチング除去する。次
に、ＣＶＤ法によって、上記酸化シリコン膜７０１を覆
う状態で、半導体基板１０上に第１ポリシリコン膜７０
２を成膜する。
【００４５】次に、第１ポリシリコン膜７０２上に、第
１領域１０ａにおけるエミッタ形成領域上及びコレクタ
取り出し部形成領域上と、第２領域１０ｂにおけるベー
ス取り出し部形成領域上と、第３領域１０ｃにおけるエ
ミッタ・ベース取り出し部形成領域上とに開口部分を有
し、かつ第１領域１０ａにおけるベース取り出し部形成
領域上と、第２領域１０ｂにおけるエミッタ形成領域上
及びコレクタ取り出し部形成領域上とを覆う形状のレジ
ストパターン８０１を形成する。そして、このレジスト
パターン８０１をマスクに用いたイオン注入によって、
第１ポリシリコン膜７０２中にＰ型不純物を導入する。
この際、Ｐ型不純物として、二フッ化ホウ素イオン（Ｂ
Ｆ2 + ）を３０〜７０ｋｅＶの注入エネルギーで１０15
〜１０16個／ｃｍ2 程度導入する。
１領域１０ａにおけるエミッタ形成領域上及びコレクタ
取り出し部形成領域上と、第２領域１０ｂにおけるベー
ス取り出し部形成領域上と、第３領域１０ｃにおけるエ
ミッタ・ベース取り出し部形成領域上とに開口部分を有
し、かつ第１領域１０ａにおけるベース取り出し部形成
領域上と、第２領域１０ｂにおけるエミッタ形成領域上
及びコレクタ取り出し部形成領域上とを覆う形状のレジ
ストパターン８０１を形成する。そして、このレジスト
パターン８０１をマスクに用いたイオン注入によって、
第１ポリシリコン膜７０２中にＰ型不純物を導入する。
この際、Ｐ型不純物として、二フッ化ホウ素イオン（Ｂ
Ｆ2 + ）を３０〜７０ｋｅＶの注入エネルギーで１０15
〜１０16個／ｃｍ2 程度導入する。
【００４６】次に、図８（３）に示すように、上記レジ
ストパターン（８０１）を除去した後、第１ポリシリコ
ン膜７０２上に、第１領域１０ａにおけるベース取り出
し部形成領域上及び第２領域におけるエミッタ形成領域
上に開口部を有するレジストパターン８０２を形成す
る。その後、このレジストパターン８０２をマスクに用
いたイオン注入によって、第１ポリシリコン膜７０２中
にＮ型不純物を導入する。この際、Ｎ型不純物として、
リンイオン（Ｐ+ ）を３０〜７０ｋｅＶの注入エネルギ
ーで１０15〜１０16個／ｃｍ2 程度導入する。本実施形
態においては、同一半導体基板上にダブルポリシリコン
構造のＮＰＮＴｒとシングルポリシリコン構造のＰＮＰ
Ｔｒとを形成する従来の工程に、上記図７（１）及び図
８（３）で示したイオン注入工程が追加されるだけであ
る。
ストパターン（８０１）を除去した後、第１ポリシリコ
ン膜７０２上に、第１領域１０ａにおけるベース取り出
し部形成領域上及び第２領域におけるエミッタ形成領域
上に開口部を有するレジストパターン８０２を形成す
る。その後、このレジストパターン８０２をマスクに用
いたイオン注入によって、第１ポリシリコン膜７０２中
にＮ型不純物を導入する。この際、Ｎ型不純物として、
リンイオン（Ｐ+ ）を３０〜７０ｋｅＶの注入エネルギ
ーで１０15〜１０16個／ｃｍ2 程度導入する。本実施形
態においては、同一半導体基板上にダブルポリシリコン
構造のＮＰＮＴｒとシングルポリシリコン構造のＰＮＰ
Ｔｒとを形成する従来の工程に、上記図７（１）及び図
８（３）で示したイオン注入工程が追加されるだけであ
る。
【００４７】以上の工程までを行った後、上記第１実施
形態で図２（４）〜図４（８）を用いて説明したと同様
の手順で各工程を行う。次いで、図８（４）に示すよう
に、第１ポリシリコン膜７０２または第２ポリシリコン
膜７０３からなるポリシリコン電極７０２Ａ，７０３Ａ
が接する半導体基板１０の表面層に、当該ポリシコン電
極７０２Ａ，７０３ＡからＮ型不純物やＰ型不純物を固
相拡散させる。これによって、第１Ｔｒのエミッタ１０
７ａ，ベース取り出し部１０８ａ，コレクタ取り出し部
１０６ａ，第２Ｔｒ及び第３Ｔｒのエミッタ１０７ｂ，
１０７ｃ及びベース取り出し部１０８ｂ，１０８ｃを形
成する。そして、第１領域１０ａにシングルポリシリコ
ン構造のＰＮＰバイポーラトランジスタからなる第１Ｔ
ｒＡを配置し、第２領域１０ｂにシングルポリシリコン
構造のＮＰＮバイポーラトランジスタからなる第２Ｔｒ
Ｂを配置し、第３領域１０ｃにダブルポリシリコン構造
のＮＰＮバイポーラトランジスタからなる第３ＴｒＣを
配置してなる半導体装置３を完成させる。
形態で図２（４）〜図４（８）を用いて説明したと同様
の手順で各工程を行う。次いで、図８（４）に示すよう
に、第１ポリシリコン膜７０２または第２ポリシリコン
膜７０３からなるポリシリコン電極７０２Ａ，７０３Ａ
が接する半導体基板１０の表面層に、当該ポリシコン電
極７０２Ａ，７０３ＡからＮ型不純物やＰ型不純物を固
相拡散させる。これによって、第１Ｔｒのエミッタ１０
７ａ，ベース取り出し部１０８ａ，コレクタ取り出し部
１０６ａ，第２Ｔｒ及び第３Ｔｒのエミッタ１０７ｂ，
１０７ｃ及びベース取り出し部１０８ｂ，１０８ｃを形
成する。そして、第１領域１０ａにシングルポリシリコ
ン構造のＰＮＰバイポーラトランジスタからなる第１Ｔ
ｒＡを配置し、第２領域１０ｂにシングルポリシリコン
構造のＮＰＮバイポーラトランジスタからなる第２Ｔｒ
Ｂを配置し、第３領域１０ｃにダブルポリシリコン構造
のＮＰＮバイポーラトランジスタからなる第３ＴｒＣを
配置してなる半導体装置３を完成させる。
【００４８】
【発明の効果】以上説明した本発明によれば、同一の半
導体基板にシングルポリシリコン構造で逆導電型の第１
バイポーラトランジスタと第２バイポーラトランジスタ
とを配置してなる半導体装置を製造する際、第１バイポ
ーラトランジスタのベース取り出し部と第２バイポーラ
トランジスタのエミッタとを同一工程で形成し、第１バ
イポーラトランジスタのエミッタと第２バイポーラトラ
ンジスタのベース取り出し部とを同一工程で形成するこ
とで、単一の導電型で構成されるシングルポリシリコン
構造のバイポーラトランジスタからなる半導体装置及び
これとダブルポリシリコン構造のバイポーラトランジス
タとからなる半導体装置の製造工程にベース及びコレク
タを形成するための工程を１回ずつ付加するのみで上記
半導体装置が形成される。したがって、混成回路からな
る半導体装置の製造工程を簡略化することが可能にな
る。
導体基板にシングルポリシリコン構造で逆導電型の第１
バイポーラトランジスタと第２バイポーラトランジスタ
とを配置してなる半導体装置を製造する際、第１バイポ
ーラトランジスタのベース取り出し部と第２バイポーラ
トランジスタのエミッタとを同一工程で形成し、第１バ
イポーラトランジスタのエミッタと第２バイポーラトラ
ンジスタのベース取り出し部とを同一工程で形成するこ
とで、単一の導電型で構成されるシングルポリシリコン
構造のバイポーラトランジスタからなる半導体装置及び
これとダブルポリシリコン構造のバイポーラトランジス
タとからなる半導体装置の製造工程にベース及びコレク
タを形成するための工程を１回ずつ付加するのみで上記
半導体装置が形成される。したがって、混成回路からな
る半導体装置の製造工程を簡略化することが可能にな
る。
【図１】第１実施形態を説明する製造工程図（その１）
である。
である。
【図２】第１実施形態を説明する製造工程図（その２）
である。
である。
【図３】第１実施形態を説明する製造工程図（その３）
である。
である。
【図４】第１実施形態を説明する製造工程図（その４）
である。
である。
【図５】第２実施形態を説明する製造工程図（その１）
である。
である。
【図６】第２実施形態を説明する製造工程図（その２）
である。
である。
【図７】第３実施形態を説明する製造工程図（その１）
である。
である。
【図８】第３実施形態を説明する製造工程図（その２）
である。
である。
【図９】各実施形態に共通する前工程を説明する製造工
程図（その１）である。
程図（その１）である。
【図１０】各実施形態に共通する前工程を説明する製造
工程図（その２）である。
工程図（その２）である。
【図１１】各実施形態に共通する前工程を説明する製造
工程図（その３）である。
工程図（その３）である。
１ 半導体装置 １０ 半導体基板 １０６ａ，１０６ｂ，１０６ｃ コレクタ取り出し部 １０７ａ，１０７ｂ，１０７ｃ エミッタ １０８ａ，１０８ｂ，１０８ｃ ベース取り出し部 Ａ 第１Ｔｒ（第１バイポーラトランジスタ） Ｂ 第２Ｔｒ（第２バイポーラトランジスタ） Ｃ 第３Ｔｒ（第３バイポーラトランジスタ）
Claims (5)
- 【請求項１】 同一の半導体基板にシングルポリシリコ
ン構造の第１バイポーラトランジスタとシングルポリシ
リコン構造で前記第１バイポーラトランジスタと逆導電
型の第２バイポーラトランジスタとを設けてなる半導体
装置の製造方法であって、 前記第１バイポーラトランジスタのベース取り出し部と
前記第２バイポーラトランジスタのエミッタとを同一工
程で形成し、 前記第１バイポーラトランジスタのエミッタと前記第２
バイポーラトランジスタのベース取り出し部とを同一工
程で形成することを特徴としている半導体装置の製造方
法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第１バイポーラトランジスタのコレクタ取り出し部
を当該第１バイポーラトランジスタのエミッタ及び前記
第２バイポーラトランジスタのベース取り出し部と同一
工程で形成すること、 を特徴とする半導体装置の製造方法。 - 【請求項３】 同一の半導体基板にシングルポリシリコ
ン構造の第１バイポーラトランジスタとシングルポリシ
リコン構造で前記第１バイポーラトランジスタと逆導電
型の第２バイポーラトランジスタとダブルポリシリコン
構造の第３バイポーラトランジスタとを設けてなる半導
体装置の製造方法であって、 前記第１バイポーラトランジスタのベース取り出し部と
前記第２バイポーラトランジスタのエミッタとを同一工
程で形成し、 前記第１バイポーラトランジスタのエミッタと前記第２
バイポーラトランジスタ及び前記第３バイポーラトラン
ジスタのベース取り出し部を同一工程で形成し、 前記第２バイポーラトランジスタ及び前記第３バイポー
ラトランジスタのコレクタを同一工程で形成することを
特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記第１バイポーラトランジスタのコレクタ取り出し部
を、当該第１バイポーラトランジスタのエミッタと前記
第２バイポーラトランジスタ及び前記第３バイポーラト
ランジスタのベース取り出し部と同一工程で形成するこ
と、 を特徴とする半導体装置の製造方法。 - 【請求項５】 請求項３記載の半導体装置の製造方法に
おいて、 前記第２バイポーラトランジスタ及び前記第３バイポー
ラトランジスタのコレクタ取り出し部を、前記第１バイ
ポーラトランジスタのベース取り出し部と当該第２バイ
ポーラトランジスタのエミッタと同一工程で形成するこ
と、 を特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8156481A JPH104142A (ja) | 1996-06-18 | 1996-06-18 | 半導体装置の製造方法 |
| US08/877,422 US5893743A (en) | 1996-06-18 | 1997-06-17 | Process of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8156481A JPH104142A (ja) | 1996-06-18 | 1996-06-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104142A true JPH104142A (ja) | 1998-01-06 |
Family
ID=15628707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8156481A Withdrawn JPH104142A (ja) | 1996-06-18 | 1996-06-18 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5893743A (ja) |
| JP (1) | JPH104142A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191012B1 (en) * | 1998-12-03 | 2001-02-20 | Advanced Micro Devices | Method for forming a shallow junction in a semiconductor device using antimony dimer |
| JP3976601B2 (ja) * | 2002-03-28 | 2007-09-19 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5011784A (en) * | 1988-01-21 | 1991-04-30 | Exar Corporation | Method of making a complementary BiCMOS process with isolated vertical PNP transistors |
| IT1218230B (it) * | 1988-04-28 | 1990-04-12 | Sgs Thomson Microelectronics | Procedimento per la formazione di un circuito integrato su un substrato di tipo n,comprendente transistori pnp e npn verticali e isolati fra loro |
| US5001073A (en) * | 1990-07-16 | 1991-03-19 | Sprague Electric Company | Method for making bipolar/CMOS IC with isolated vertical PNP |
| US5151378A (en) * | 1991-06-18 | 1992-09-29 | National Semiconductor Corporation | Self-aligned planar monolithic integrated circuit vertical transistor process |
-
1996
- 1996-06-18 JP JP8156481A patent/JPH104142A/ja not_active Withdrawn
-
1997
- 1997-06-17 US US08/877,422 patent/US5893743A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5893743A (en) | 1999-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050902 |