JPS60186059A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、バイポーラＬＳＩを構成する素子として用い
て最適な半導体装置及びその製造方法に関する。

背景技術とその問題点 近年、高速ＬＳＩを実現するための最も現実的な技術と
して高速シリコンバイポーラ技術の開発が進められ、素
子の微細化、接合のシャロー化、寄生容量及び寄生抵抗
の低減等を達成するために、１．３Ｉを構成する素子と
して例えば第１Ａ図〜第１Ｃ図に示すようなｎｐｎ型の
バイポーラトランジスタが案出されている。このバイポ
ーラトランジスタにおいては、ｐ型シリコン基板１にｎ
°型の埋込層２が形成され、またｐ型シリコン基板１上
にｎ型のエピタキシャル成長層３が形成されている。こ
のエピタキシャル成長層３には、このエピタキシャル成
長層３に対して段差を有しかつ素子分離層として働＜Ｓ
ｉｎｇ膜４が形成されている。

そしてエピタキシャル成長層３のうらの５ｉＯｚ膜４で
囲まれている部分、即ち素子形成部３ａには、ｐ型のベ
ース領域６と、このベース領域６に連なりかつベース領
域６を囲むｐ“型のグラ−ノド・ベース領域７と、ベー
ス領域６に対してセルファラインで形成されかつ例えば
ザブミクロン幅を有するｎ゛型のエミッタ領域８とがそ
れぞれ形成されている。なおベース領域６と埋込層２と
の間に存在するエピタキシャル成長層３によってコレク
タ領域９が構成される。またエピタキシャル成長層３に
おける埋込層２の一端２ａに対応する部分には、ｎ１型
のコレクタ電極取り出し領域１ｏが形成されている。

一方、グラフト・ベース領域７上には、５ｉＯｚ膜４上
にまで延在するｐ型の多結晶シリコン膜がら成るベース
引出し電極１２が形成されている。このベース引出し電
極１２は５ｉｎ２膜１３で被覆されていて、このＳｉ’
ＯＪ＊　１３の開口１３ａ、１３ｂを通じて電極１４．
１５がそれぞれ形成されている。

同様に、コレクタ電極取り出し領域１０上にも電極１６
が形成されている。なお電極１４，１５゜１６はそれぞ
れ薄い多結晶シリコン膜１８ａ。

１８ｂ’、１８ｃとＡｌｌ膜１９ａ、１９ｂ、１９ｃと
から成っている。また電極１４，１５．１６は、実際に
は多結晶シリコン膜とＡｌ膜との二層構造の配線パター
ンの電極部を構成しているが、第１Δ図〜第１Ｃ図にお
いては配線パターンを省略した（以下同様）。

」−述のバイポーラトランジスタにより構成されるＬＳ
Ｉは、信号の伝搬遅延時間（ｔｐｄ）が１００ｐｓ以下
で消費電力も従来に比べて小さいが、ＧａＡｓＬＳ’ｌ
と競合するためにば、さらに高速化（Ｌ□〈５０ｐｓ）
及び低消費電力化する必要がある。ところが、−に連の
バイポーラトランジスタにおいては、第１Ａ図〜第１Ｃ
図に示すようにグラフト・ベース領域７及び埋込層２の
面積が大きいので、グラフト・ベース領域７とコレクタ
領域９との間の寄生容量ＣＴＣ及び埋込層２とｐ型シリ
コン基板１との間の寄生容量ＣｔＳが十分には小さくな
く、これがｔｅａを低減する上で制約となっている。ま
た素子形成部３ａの面積も十分には小さくなく、このた
め消費電力を十分小さくするのも離しい。

発明の目的 本発明は、上述の問題にかんがみ、従来のバイポーラト
ランジスタが有する上述のような欠点を是正した半導体
装置及びその製造方法を提供することを目的とする。

発明の概要 本発明に係る半導体装置は、半導体基層中にそれぞれ形
成されているエミッタ領域、ベース領域及びコレクタ領
域と、これらのエミッタ領域、ベース領域及びコレクタ
領域のためのエミッタ電極部、ベース電極部及びコレク
タ電極部をそれぞれ存する配線パターンとを具備する半
導体装置において、上記半導体基層上にそれぞれ形成さ
れているベース引出し電極及びコレクタ引出し電極を具
備し、上記ベース引出し電極が上記ベース領域と上記ベ
ース電極部とを接続するために上記エミッタ領域の近傍
から上記ベース電極部に向かって延在し、上記コレクタ
引出し電極が上記エミッタ領域の近傍から上記コレクタ
電極部に向かって上記ベース引出し電極とは反対方向に
延在している。

このよるに構成することによって、寄生容量を低減する
ことができ、このため半導体装置を高速化することがで
きる。また実効素子面積を低減することができるので、
ＬＳＩを構成する場合に素子の集積密度を極めて高くす
ることができると共に、消費電力を小さくすることがで
きる。

また本発明に係る半導体装置の製造方法は、半導体モＩ
Ｅ層中にそれぞれ形成されているエミッタ領域、ベース
領域及びコレクタ領域と、これらのエミッタ領域、ベー
ス領域及びコレクタ領域のためのエミッタ電極部、ベー
ス電極部及びコレクタ電極部をそれぞれ有する配線パタ
ーンと、上記半導体５ｑ上にそれぞれ形成されているベ
ース引出し電極及びコレクタ引出し電極を具備し、上記
ベース引出し電極が上記ベース領域と上記ベース電極部
とを接続するために上記エミッタ領域の近傍から上記ベ
ース電極部に向かって延在し、上記コレクタ引出し電極
が上記エミッタ領域の近拐から上記コレクタ電極部に向
かって上記ベース引出し電極とは反対方向に延在してい
る半導体装置の製造方法において、少なくともその一部
が上記コレクタ領域を構成する第１導電型の上記半導体
基層上に引出し電極形成用の半導体層を形成する工程と
、上記半導体層に第１導電型不純物及び第２導電型不純
物をそれぞれ選択的に導入して、少なくともそれらの一
部が上記コレクタ引出し電極及び上記ベース引出し電極
をそれぞれ構成する第１の領域及び第２の領域を形成す
る工程と、上記第１及び第２の領域が互いに近接する部
位において上記半導体層を除去して、上記半導体基層を
部分的に露出させる工程と、この露出部分において上記
半導体基層中に上記ベース領域を形成する工程と、この
ベース領域中に上記エミッタ領域を形成する］工程とを
それぞれ具備している。このようにすることによって、
高速かつ低消費電力であると共にＬＳＩを構成する場合
に素子の高密度化が可能な半導体装置を製造することが
できる。

実施例 以下本発明に係る半導体装置及びその製造方法をＬＳＩ
を構成するｎｐｎ型のバイポーラトランジスタに適用し
た一実施例につき図面を参照しながら説明する。

第２Ａ図〜第２Ｃ図に示すように、本実施例によるバイ
ポーラトランジスタにおいては、ｐ型シリコン基板ｌに
ｎ゛型の埋込層２１が形成されている。なおこの埋込層
２１は長方形の平面形状を有しく第２Ａ図）、その２辺
とも第１Ａ図〜第１Ｃ図に示す従来のバイポーラトラン
ジスタにおける埋込層２に比べて小さくなっている。ま
たｐ型シリコン基板１１には、ｎ型のエピタキシャル成
長層３が形成されている。このエピタキシャル成長層３
には、既述の従来のバイポーラトランジスタにおけるＳ
ｉＯ□膜４とは形状が異なりかつ素子分離層として働（
５ｉＯｚ膜２２が形成されている。そしてエピタキシャ
ル成長層３の素子形成部３ａには、ｐ型のベース領域６
と、このベース領域６に連なるｐ１型のグラフト・ベー
ス領域２３と、へ−大領域６に対してセルファラインで
形成されているｎ４型のエミッタ領域８とがそれぞれ形
成されている。なおベース領域６と埋込層２Ｉとの間に
存在するエピタキシャル成長層３によ−２てコレクタ領
域９が構成されるのは、既述の従来のバイポーラトラン
ジスタと同様である。またエピタキシャル成長層３にお
ける埋込層２１の一端２１ａに対応する部分には、ｎ゛
型のコレクタ電極取り出し領域　２４が形成されている
。なおグラフト・ベース領域２３は、第１Ａ図〜第１Ｃ
図に示す従来のバイポーラトランジスタにおけるグラフ
ト・ベース領域７とは異なって、ベース領域６の一側縁
のみに形成されている。またコレクタ電極取り出し領域
２４は、第１Ｂ図に示ずコレクタ電極取り出し領域１０
とは異なって、素子形成部３２の中に直接形成されてい
る。

一方、グラフト・ベース領域２３上には、５ｉＯｚ膜２
２上にまで延在するｐ型の多結晶シリコン膜から成るベ
ース引出し電極２６が形成されている。

またコレクタ電極取り出し領域２４上には、ＳｉＯ２膜
２２上２２上延在するｎ型の多結晶シリコン膜から成る
コレクタ引出し電極２７が、エミッタ領域８に関してベ
ース引出し電極２６とは対称に形成されている。これら
のベース引出し電極２６及びコレクタ引出し電極２７は
５ｉＯＪｕ　２　Ｂで被覆されていて、このＳｉｎ、膜
２８の開口２８ａ、２８ｂを通じて電極１４，１６がそ
れぞれ形成されている。またエミッタ領域８上には、電
極１５が形成されている。なお電極１４．Ｉ’５．１６
は既述の従来のバイポーラトランジスタと同様に、それ
ぞれ薄い多結晶シリコン１模１８ａ、１８ｂ、１８ｃと
Ａｆｆ膜１９ａ、１９ｂ、、１９ｃとから成っている。

」二連の実施例によるバイポーラトランジスタは、次の
ような利点を有している。即ち、第２Ａ図及び第２Ｂ図
に示すように、ベース引出し電極２６とコレクタ引出し
電極２７とをエミッタ領域８に関して対称に形成してい
るので、これらのベース引出し電極２６、コレクタ引出
し電極２７及び電極１５をいずれも素子形成部３ａの」
二に形成することができる。またこれに伴って、ベース
領域６の一側縁だけにグラフト・ベース領域２３を形成
するだけでよい。従って、グラフト・ベース領域２３の
面積と埋込層２１の面積とを共に小さくすることができ
る。このため、第１’Ａ図〜第１Ｃ図に示す従来のバイ
ポーラトランジスタに比べて、ＣｔＳを例えば１／２〜
１／３に低減することができると共に、ＣＴＣを例えば
ｌ／８程度に低減することができ、この結果ｔ□を例え
ば５０ｐ！＋とすることができる。

また素子形成部３ａの面積を埋込層２１と同様に第１Ａ
図〜第１Ｃ図に示す従来のバイポーラトランジスタに比
べて小さくすることができるので、実効素子面積を従来
の例えば１／３程度とすることができる。従って、本実
施例によるバイポーラトランジスタを用いてＬＳＩを構
成する場合、素Ｙの集積密度を極めて高くすることがで
きる。また実効素子面積が小さいため、従来に比べて消
費電力を小さくすることができる。また第２Ｂ図に示す
ように、ベース引出し電極２６及びコレクタ引出し電極
２７の互いに対向する側面部にそれぞれ形成されている
ＳｉＯ□膜２８ｃ、２８ｄの間においてエピタキシャル
成長層３中にエミッタ領域８を形成しているので、上述
のＳｉＯ□ＩＦｄ２８ｃ、２８ｄにより、エミッタ領域
８とコレクタ電極取り出し領域２４　（従ってコレクタ
領域９）とを分離することができる。

次に第２Ａ図〜第２Ｃ図に示すｎｐｎ型のバイポーラト
ランジスタの製造方法を第３Ａ図〜第３１図を参照しな
がら説明する。

第３Ａ図に示すように、まずｐ型シリコン基板ｌＬこ例
えば熱拡散法によりｎ゛型の埋込層２１を形成し・、次
いでｐ型シリコン基板１上にｎ型のエピタ：１′シャル
成長層３を形成する。

次に第３Ｂ図に示すように、ＬＯＣＯ３法によりエピタ
キシャル成長層３を部分的に熱酸化して、素子分離層を
構成する５ｔ（ｈ膜２２を形成する。次に例えば熱拡散
法により、埋込層２１の一端２１ａに対応する部分のエ
ピタキシャル成長層３にｎ゛型のコレクタ電極取り出し
領域２４を形成する。

次に第３Ｃ図に示すように、全面にＣＶＤ法により例え
ば膜厚３０００人の多結晶シリコン膜３０を被着形成す
る。次にこの多結晶シリコン膜３０−ヒにフォトレジス
トを塗布し、所定のバクーンニングを行って所定形状の
フォトレジストを形成する。次にこのフォトレシスト３
１をマスクとして、多結晶シリコン膜３０にｐ型不純物
、例えばＢ（またはＢＦ２　）を所定条件でイメン注入
することにより、Ｉ３のイオン注入層３２を形成する。

この後、フォトレジスト３１を除去する。

次に第３Ｄ図に示すように、Ｂのイオン注入層３２の上
に上述と同様な方法によりフォトレジスト３３を形成し
た後、このフォトレジス［３３をマスクとして、多結晶
シリコンＩＦＪ３０にｎ型不純物、例えばＡｓを所定条
件でイオン注入するごとにより、Ｂのイオン注入層３２
に隣接してＡｓのイオン注入層３４を形成する。この後
、フォトレジスト３３を除去する。

次に第３Ｅ図に示すように、多結晶シリコン膜３０の全
面にＣＶＤ法によりＳｉＯ□膜３６膜板６形成する。次
にＢのイオン注入層３２とＡｓのイオン注入層３４との
境界に対応する部位及びその近傍の上記ＳｉＯ□膜３６
及び多結晶シリコン膜３０を例えば反応性イオンエツチ
ング法（ＲＩＥ法）により順次エツチング除去すること
により、第３Ｆ図に示すように所定形状の５ｉＯ７膜３
６ａ、３６ｂ及び多結晶シリコン膜３０ａ、３０ｂを形
成すると共に、エピタキシャル成長層３を露出させる。

なおこの際、多結晶シリコン膜３０ａの左側及び多結晶
シリコン膜３０ｂの右側に５ｉ０２膜４が露出される。

次に５ｉｎ２膜３６ａ、３６ｂ及び多結晶シリコン１模
３０ａ、３０ｂをマスクとして、」二連のようにして露
出されたエピタキシャル成長層３の表面にｐ型不純物、
例えばＢ（またはＢＦ、　）をイオン注入する。

次に第３Ｇ図に示すように、全面にＣＶＤ法によりＳｉ
Ｏ□膜３８膜上８形成した後、例えば１０００’ｃで所
定時間の熱処理を行う。この熱処理により、第３Ｆ図に
示す工程においてエピタキシャル成長層３にイオン注入
されたＢが、電気的に活性化されると共に深さ方向に拡
散されてｐ型のベース領域６が形成される。またこの熱
処理の際、第３Ｃ図及び第３Ｄ図に示す工程において多
結晶シリコン膜３０にそれぞれイオン注入されたＢ及び
Ａｓが多結晶シリコンＩｔ！３０ａ、３０ｂ中を深さ方
向にそれぞれ拡散され、さらにエピタキシャル成長層３
中にも拡散される。この結果、多結晶シリコン膜３０ａ
がｐ型化されると共に、多結晶シリ、１−Ｊン膜３０ｂ
がｎ型化され、同時にベース領域６に隣接してｐ゛型の
グラフト・ベース領域２３が形成され、またコレクタ電
極取り出し領域に連なるｎ゛の突出部２４ａが形成され
る。なおｐ型化された多結晶シリコン膜３０ａがベース
引出し電極２６を、ｎ型化された多結晶シリコン膜３０
ｂがコレクタ引出し電極２７をそれぞれ構成する。

次にＲＩＥ法によりＳｉＯ□膜３８膜上８膜ｊ￥分だけ
厚さ方向に異方性エツチングすることにより、第３　Ｈ
図に示すようにベース引出し電極２６及びコレクタ引出
し電極２７のそれぞれの側面のＳｉＯ２膜３８ａ、３８
ｂのみを残す。なおこの際、第３Ｈ図のＶｌ　−Ｖｌ線
の断面構造は第４Ｂ図に示すようになり、エピタキシャ
ル成長層３に対して段差を有するＳｉＯ□膜２２の側面
にも上述のＳｉＯ□膜３Ｂ’ａ、３８ｂと連なるＳｉｎ
ｇ膜３８ｃ、３８ｄがそれぞれ形成される。

次に第３■図に示すように、ＳｉＯ□膜３６ａ、３６ｂ
の所定部分をエツチング除去して開口３６ｃ、３．６ｄ
を形成した後、全面にＣＶＤ法により例えば膜厚が５０
０人の薄い多結晶シリコン膜１８を被着形成する。次に
、少なくとも開口３６．ｃに対応する部分の多結晶シリ
コン膜１８上にフォトレジスト（図示せず）を形成した
状態で全面にｎ型不純物、例えば＾Ｓを高濃度にイオン
注入する。このイオン注入により、−５ｉＯ２膜３８ａ
とＳｉＯ□膜３８ｂとの間におけるエピタキシャル成長
層３にＡｓのイオン注入層（図示せず）が形成される。

次に例えば１０００℃で熱処理（エミッタ拡散）を行う
ことにより、上述のようにしてイメン注入された＾Ｓを
電気的に挿性化させると共に深さ方向に拡散させて、ｎ
゛型のエミッタ領域８を形成する。次に例えばスパッタ
法により全面に４４膜１９を形成する。この後、Ａ　＃
’ｌｌＡ　１９及び多結晶シリコン膜１８の所定部分を
順次エツチング除去することにより、第２Ｂ図に示すよ
うに多結晶シリコン膜１８ａ、、１８ｂ、１８ｃとへβ
膜１９ａ。

１９ｂ、１９ｃとの２層構造の電極１４，１．５゜１６
を形成してｎｐｎ型のバイポーラトランジスタを完成さ
せる。

なお第３Ｂ図、第３Ｈ図及び第３■図のＶ−Ｖ線、Ｖｌ
　−Ｖｌ線及び■−■綿の断面はそれぞれ第４Ａ図〜第
４Ｃ図に示す通りである。

上述の実施例による製造方法によれば、第２Δ図〜第２
Ｃ図に示す高速かつ低消費電力のバイポーラトランジス
タを製造することができる。また第４Ｃ図に示すように
、ＬＯＣＯ３法にｅ、、り形成した５ｉ０２膜２２の側
面にＳｉｎ、膜３８ｃ、３８ｄを形成し、ごれらの５ｉ
Ｏｚ−１］！３８　ｃ、３８　ｄの間におけるエピタキ
シャル成長Ｎ３中にイオン注入法によりエミッタ領域８
を形成しているので、次のような利点がある。ｆｆ１Ｊ
ち、ＬＯＣＯ３法により形成された５ｉ０２膜２２と隣
接する部分のエピタキシャル成長層３の結晶性は他の部
分に比べて悪いため、従来のウォールド・エミッタ（ｗ
ａｌｌｅｄ　−ｅｍｉｔｔｅｒ）構造のようにエミッタ
領域が５ｉＯＪ＠２２の側面に接触して形成されている
構造では、コレクターエミッタ間のリーク電流が多い。

これに対して、上述の実施例においては、第４Ｃ図に示
すように、５ｉＯｚ膜２２の側面からＳｉｎｇ膜３８ｃ
、３８ｄの厚さだの離れた結晶性が良好な部分のエピタ
キシャル成長層３の中にエミッタ領域８を形成すること
ができる（改良されたウォールド・エミッタ構造）。

このため、コレクターエミッタ間のリーク電流を小さく
することができる。同様に、Ｓｉｎｇ膜２２の側面に直
接形成されているＳｉｎｇ膜３８ｃ、３８ｄの間におけ
るエピタキシャル成長層３にエミッタ領域８を形成して
いるので、第４Ｃ図における素子形成部３ａの幅を小さ
くすることができ、従って実効素子面積を低減すること
ができるという利点もある。

上述の実施例により製造された第２Ａ図〜第２Ｃ図に示
すバイポーラトランジスタにおいては、第５図に示すよ
うに、ベースＮＪＡ６とコレクタ電極取り出し領域２４
の突出部２４ａとの２つの高濃度拡散層が互いに接触し
ているため、コレクターベース間の耐圧ＶＣＢＯが比較
的低い。そこで次にＶＣＩＩＯを向上させる方法につき
説明する。

第１の方法は、第３Ｆ図に示す工程において５ｉ０２膜
３６及び多結晶シリコン膜３０の所定部分をＲＩＥ法の
みでエツチング除去する代わりに、まず多結晶シリコン
１ｌＵ３０がその厚さ方向の一部分だけ残る状態までＲ
ＩＥ法によりＳｉＯ□膜３６及び多結晶シリコン膜３０
のエンチングを行い、次いでＫＯＨ水溶液によりウェッ
トエツチングを行って残りの多結晶シリコン膜３０を除
去する方法である。この方法によれば、Ａｓをドープし
た多結晶シリコン膜３０　ｂ（７）ＫＯＨ水溶液による
エツチング速度が、Ｂをドープした多結晶シリコン膜３
０ａのそれに比べて約１０倍大きいので、上述のウェッ
トエツチングの際に、多結晶シリコン膜３０ｂの一端の
みがザイドエソチングされて、第６図に示すように、Ｓ
ｉＯ２膜３６ｂの一端の下部にアンダーカット部３９が
形成される。このため、第３Ｈ図に関連して述べた熱処
理の際に、アンダーカット部３９に対応する部分のエピ
タキシャル成長層３中には多結晶シリコン膜３０ｂに含
まれている＾Ｓがほとんど拡散されない。従って、コレ
クタ電極取り出し領域２４の突出部２４ａとへ一ス領域
６　（一点鎖線で示す）との間には間隔があき、この結
果ＶＣＲ−０を向上させることができる。

また第２の方法は、第３Ｆ図に関連して述べたベース領
域形成のためのＢのイオン注入を行う前に、第３Ｇ図及
び第３１−１図で述べたと同様な方法により、第７図に
示すように、Ｓｉｎｇ膜３６ｂ及びＡｓをドープした多
結晶シリコン膜３０ｂの側面にＳｉｎｇ膜４０膜形０し
ておく方法である。この方法によれば、多結晶シリコン
膜３０ｂの一端がら５ｉｆｔ膜４０の厚さだけ離れた位
置にベース領域６（一点鎖線で示す）を形成することが
でき、このため第１の方法と同様にベース領域６とコレ
クタ電極取り出し領域２４の突出部２４ａとの間に間隔
をあけることができる。従って、ＶＣＩＩＯを向上させ
ることができる。

また第３の方法は、第８図に示すように、多結晶シリコ
ン膜、３０ｂの端部３０ｃのＡｓの濃度を小さくする方
法である。この方法によれば、第３Ｇ図に関連して述べ
た熱処理時に、上記端部３０　Ｃ。

からエピタキシャル成長層３に拡散するＡｓの星は極め
て少ないので、コレクタ電極取り出し領域２４のベース
ｆｉＪｉ域６　（一点鎖線で示す）イｐりの−、７ｔＡ
ｔの不純物濃度を極めて小さくすることができ、ごのた
めコレクタ電極取り出し領域２４の突出部２４ａとベー
ス領域６との間に実質的に間隔があいたのと等価になる
。従って、ＭＣｌｌ０を向上させることができる。なお
上記端部３０ｃの＾Ｓの濃度を低くするには、第３Ｄ図
に示す工程において行う＾Ｓのイオン注入を２段階に分
ければ良い。即ら、まず多結晶シリコン膜３０上に、上
述の端部３０Ｃに相当する領域をも覆うフォトレジスト
を形成し、この状態で所定のドーズ量の例えば２／３に
相当するドース■でイオン注入を行う。次に上記フォト
レジストを除去し、次いで第３Ｄ図に示すフォトレジス
ト３３と同様の形状のフォトレジストを形成した後、残
りの１／３に相当するドーズ量でイオン注入を行えばよ
い。

本発明は、上述の実施例に限定されるものではなく、本
発明の技術的思想に基づく種々の変形が可能である。例
えば、上述の実施例によるバイポーラ１ランジスクにお
いては、第２Ａ図及び第２Ｂずに示すように、ベース引
出し電極２６とコレクタ引出し電極２７とをエミッタ領
域８に関して対称に形成しているが、これに限定される
ものではなく、一般にはベース引出し電極２６がベース
領域６と電極１４を接続するためにエミッタ領域８の近
傍から電極１４に向かって延在し、またコレクタ引出し
電極２７がエミッタ領域８の近傍から電極１６に向かっ
てベース引出し電極２６とは反対方向に延在していれば
よい。また」二連の実施例によるバイポーラトランジス
タの製造方法においては、第３Ｂ図に示す工程において
、エピタキシャル成長層３に対して段差を有するＳｉＯ
□膜２２をＬＯＣＯ３法により形成しているが、他の方
法を用いて上述のような段差を形成してもよい。なお上
述のような段差を形成することにより、改良されたウォ
ールド・エミッタ構造を実現することができるのは既述
の通りである。また第３Ｆ図に示す工程においてベース
領域の形成のために行うＢのイオン注入は、露出された
エピタキシャル成長層３の表面に所定膜厚の５ｉＯｚ膜
を形成した後にこのＳｉＯ□膜を介して行ってもよい。

発明の効果 本発明に係る半導体装置によれば、半導体基層上にそれ
ぞれ形成されているベース引出し電極及びコレクタ引出
し電極を具備し、」二記ベース引出し電極がベース領域
とベース電極部とを接続するためにエミッタ領域の近傍
からベース電極部に向かって延在し、上記コレクタ引出
し電極がエミッタ領域の近傍からコレクタ電極部に向か
ってベース引出し電極とは反対方向に延在しているので
、これらのベース引出し電極、コレクタ引出し電極及び
↓ミッタ電極部を単一の素子形成部の上に形成すること
ができ、このためベース領域の取り出しのために形成す
るグラフト・ベース領域の面積と埋込層の面積とを共に
小さくすることができる。

従って、これらのグラフト・ベース領域及び埋込層に起
因して生ずる寄生容量を低減することができ、このため
半導体装置を高速化することができる。また上述のよう
な構成により実効素子面積を低減することができるので
、ＬＳＩを構成する場合に素子の集積密度を極めて高く
することができると共に、消費電力を小さくすることが
できる。

また本発明に係る半導体装置の製造方法によれば、少な
くともその一部がコレクタ領域を構成する第１導電型の
半導体基層上に引出し電極形成用の半導体層を形成する
工程と、上記半導体層に第１導電型不純物及び第２導電
型不純物をそれぞれ選択的に導入して、少なくともそれ
らの一部がコレクタ引出し電極及びベース引出し電極を
それぞれ構成する第１の領域及び第２の領域を形成する
工程と、上記第１及び第２の領域が互いに近接する部位
において上記半導体層を除去して、Ｌ記事導体基層を部
分的に露出させる工程と、ごの箱出部分において上記半
導体基層中にベース領域を形成する工程と、このベース
領域中にエミッタ領域を形成する工程とをそれぞれ具備
しているので、高速かつ低消費電力であると共に、ＬＳ
Ｉを構成する場合に素子の高密度化が可能な半導体装置
を製造することができる。

【図面の簡単な説明】

第１Ａ図はＬＳＩを構成する従来のｎｐｎ型バイポーラ
トランジスタの平面図、第１Ｂ図及び第１Ｃ図はそれぞ
れ第１Ａ図に示すｎｐｎ型バイポーラトランジスタの１
−１線及びｕ−ｕ４ｇの断面図、第２Ａ図は本発明に係
る半導体装置の一実施例としてのＬＳＩを構成するｎｐ
ｎ型バイポーラトランジスタの平面図、第２Ｂ図及び第
２Ｃ図はそれぞれ第２Ａ図に示すｎｐｎ型パイポーラト
ランジスタのＩｌｌ　−１１［線及びＩＶ　−ＩＶ線の
断面図、第３Ａ図〜第３■図は本発明に係る半導体装置
の製造方法を第２Ａ図〜第２Ｃ図に示すｎｐｎ型バイポ
ーラトランジスタの製造に適用した一実施例を工程順に
示す断面図、第４Ａ図〜第４Ｃ図はそれぞれ第３Ｂ図、
第３　Ｈ図及び第３１図のＶ−Ｖ線、Ｖｌ　−Ｖｌ線及
び■−■線の断面図、第５図は第３Ｈ図におけるベース
領域の一端付近の拡大断面図、第６図〜第８図はコレク
ターベース間の耐圧を向」ニさせる方法を説明するため
の第５図と同様な拡大断面図である。 なお図面に用いた符号において、 ２．２１−−−一理込層 ３−−−−−−−−−−−−一エピタキソヤル成長層（
第１導電型の半導体基層） ４．２２−−−・−５ｉ　Ｏ２膜（素子分離層）６−１
−−−−−−−ベース領域 ７−−−−−−−−−−・−グラフト・ベース領域８−
−−−−〜−−−−−−−−エミッタ領域９−−−−・
−−−−−−−−・〜コレクタ領域１２．２６−−−−
−−−−−−一ベース引出し電極１４−−−−−、−一
一一一一−−電極（ベース電極部）１５−−一−−−−
・・−−−−ｍ＝−−−・電極（エミッタ電極部）１６
・−−−−−−一−−−−−−−−−電極（コレクタ電
極部）２３−−−−−−−一一−−−−−−−−グラフ
ト・ベース領域２７−−−−−−・−一一−−−−−−
−−−コレクタ引出し電極である。 代理人　上屋　勝 〃　常包芳男 第２Ａ図 第３ＡしＩ 第３Ｅ図

Claims (1)

1. 【特許請求の範囲】 １、半導体基層中にそれぞれ形成されているエミッタ領
   域、ベース領域及びコレクタ領域と、これらのエミッタ
   領域、ベース領域及びコレクタ領域のためのエミッタ電
   極部、ベース電極部及びコレクタ電極部をそれぞれ有す
   る配線パターンとを具備する半導体装置において、上記
   半導体基層上にそれぞれ形成されているベース引出し電
   極及びコレクタ引出し電極を具備し、上記ベース引出し
   電極が上記ヘース領域と上記ベース電極部とを接続する
   ために上記エミッタ領域の近傍から上記ベース電極部に
   向かって延在し、上記コレクタ引出し電極が」−記エミ
   ッタ領域の近傍から上記コレクタ電極部に向かって上記
   ベース引出し電極とは反対方向に延在していることを特
   徴とする半導体装置。 ２、半導体基層中にそれぞれ形成されているエミッタ領
   域、ベース領域及びコレクタ領域と、これらのエミッタ
   領域、ベース領域及びコレクタ領域のためのエミッタ電
   極部、ベース電極部及びコレクタ電極部をそれぞれ有す
   る配線パターンと、−上記半導体基層上にそれぞれ形成
   されているベース引出し電極及びコレクタ引出し電極を
   具備し、上記ベース引出し電極が上記ベース領域と」二
   記ヘー。 スミ極部とを接続するために上記エミッタ領域の近傍か
   ら上記ベース電極部に向かって延在し、上記コレクタ引
   出し電極が上記エミッタ領域の近傍から上記コレクタ電
   極部に向かって上記ベース引出し電極とは反対方向に延
   在している半導体装置の製造方法において、少なくとも
   その一部が」−記コレクタ領域を構成する第１導電型の
   上記半導体基層上に引出し電極形成用の半導体層を形成
   する工程と、上記半導体層に第１導電型不純物及び第２
   導電型不純物をそれぞれ選択的に尋人して、少なくとも
   それらの一部が上記コレクタ引出し電極及び上記ベース
   引出し電極をそれぞれ構成する第１の領域及び第２の領
   域を形成する工程と、−に記第１及び第２の領域が互い
   に近接する部位において」二記半導体層を除去して、上
   記半導体基層を部分的に露出させる工程と、この露出部
   分において上記半導体基層中に上記ベース領域を形成す
   る工程と、このベース領域中に上記エミッタ領域を形成
   する工程とをそれぞれ具備することを特徴とする半導体
   装置の製造方法。