JPS60186061A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用骨部 本発明は、バイポーラＬＳＩを構成する素子として用い
て最適な半導体装置の製造方法に関する。

背景技術とその問題点 従来、バイポーラＬＳＩを構成するバイポーラトランジ
スタにおけるエミッタ領域の構造として、いわゆるウォ
ールド・エミッタ（ｉｖａｌｌｃｄ−ｅｍｉｔｔｅｒ）
構造が知られている。このウォールド・エミッタ構造は
、半導体基層としてのエピタキシャル成長層中にＬＯＣ
Ｏ３法により形成されかっこのエピタキシャル成長層に
対して段差を有する素子背高１１層としてのＳｉＯ□膜
の側面に接触してエミッタ領域が形成されている構造で
あり、上述の５ｉＯｚ膜をマスクとしてエミッタ領域形
成のためのイオン注入を行うことによって実現される。

しかしながら、上述の従来のウォールド・エミッタ構造
は、次のような欠点を有し“ζいる。即ち、ＬＯＣＯ３
法により形成されたＳｉＯ□膜と隣接する部分のエピタ
キシャル成長層の結晶性は他の部分に比べて悪いため、
コレクターエミッタ間のリーク電流が多い。

発明の目的 本発明は、上述の問題にがんがみ、従来のバイポーラト
ランジスタが有する上述のような欠点を是正した半導体
装置を製造することのできる半導体装置の製造方法を提
供することを目的とする。

発明の概要 本発明に係る半導体装置の製造方法は、少なくともその
一部がコレクタ領域を構成する半導体基層中に素子分離
層を形成する工程と、上記素子分離層によって囲まれる
上記半導体基層中にこの素子分離層をマスクの少なくと
も一部としてベース領域を形成する工程と、上記素子分
離層の内側端部にこの内側端部側から上記ベース領域上
に延びる絶縁層を形成する工程と、上記絶縁層をマスク
の少なくとも一部として上記ベース領域中にエミッタ領
域を形成する工程とをそれぞれ具備している。このよう
にすることによって、従来のウォールド・エミッタ構造
に比べてコレクターエミッタ間のリーク電流が少ない半
導体装置を製造することができる。

実施例 以下本発明に係る半導体装置の製造方法をＬＳＩを構成
するｎｐｎ型のバイポーラトランジスタに適用した一実
施例につき図面を参照しながら説明する。

便宜上、本実施例による半導体装置の製造方法を説明す
る前に、本実施例による半導体装置の製造方法により製
造されたバイポーラトランジスタにつき予め説明する。

第１Ａ図〜第１Ｃ図に示すように、本実施例による半導
体装置の製造方法により製造されたバイポーラトランジ
スタにおいては、ｐ型シリコン基板ｌにｎ＋型の埋込層
２が形成されている。なおこの埋込層２は長方形の平面
形状を有している（第１Ａ図）。またｐ型シリコン暴板
１上には、ｎ型のエピタキシャル成長層３が形成されて
いる。

このエピタキシャル成長層３には、素子分離層として働
（５ｉＯｚ膜４が形成されている。そし、てエピタキシ
ャル成長層３のうちのＳｉＯ□膜４で囲まれている部分
、即ち素子形成部３ａには、ｐ型のベース領域６と、こ
のベース領域６に連なるｒパ型のグラフト・ベース領域
７と、ベース領域６に対してセルファラインで形成され
ているｎ３型のエミッタ領域８とがそれぞれ形成されて
いる。なおベースＮ域６と埋込層２との間に存在するエ
ピタキシャル成長層３によってコレクタ領域９が構成さ
れる。またエピタキシャル成長層３における埋込層２の
一端２ａには、ｎ１型のコレクタ電極取り出し領域ｌＯ
が形成されている。なおグラフト・ベース領域７ば、ベ
ース領域６の一側縁のみに形成されている。

一方、グラフ１−・ベース領域７上には、ＳｉＯ□膜４
上にまで延在するｐ型の多結晶シリコン膜から成るペー
ス引出し電極１１が形成されている。またコレクタ電極
取り出し領域１０上には、ＳｉＯ□膜４上にまで延在す
るｎ型の多結晶シリコン膜から成るコレクタ引出し電極
１２が、エミッタ領域８に関してペース引出し電極１１
とは対称に形成されている。これらのペース引出し電極
１１及びコレクタ引出し電極１２ば５ｉ０２膜１３で被
覆されていて、この５ｉＯｚｔｌｕ　１３の開口１３ａ
、１３ｂを通じ′ζ電極１４．１６がそれぞれ形成され
ている。

またエミッタ領域８上には、電極１５が形成されている
。なお電極１４，１５．１６は、それぞれ薄い多結晶ツ
リコン膜１８ａ、１８ｂ、１８ｃとＡＪ膜１９ａ、１９
ｂ、１９ｃとから成っている。

次に本実施例による半導体装置の製一方法として、第１
Ａ図〜第１Ｃ図に示すｎｐｎ型のバイポーラトランジス
タの製造方法を第２Ａ図〜第７１図を参照しながら説明
する。

第２Ａ図に示すように、まずｐ型シリコン栽板１に例え
ば熱拡散法によりｎ゛型の埋込層２を形成し、次いでｐ
型シリコン基ＦｉＩ上にｎ型のエピタキシャル成長層３
を形成する。

次に第２Ｂ図に示すように、ＬＯＣＯ３法によりエピタ
キシャル成長層３を部分的に熱酸化して、素子分離層を
構成するＳｉＯ□膜４を形成する。次に例えば熱拡散法
により、埋込層２の一端２ａに対応する部分のエピタキ
シャル成長層３にｎ°型のコレクタ電極取り出し領域１
０を形成する。

次に第２Ｃ図に示すように、全面にＣＶ’　Ｄ法により
例えば膜厚３０００人の多結晶シリコン膜２０を被着形
成する。次にこの多結晶シリコン膜２０上にフォトレジ
ストを塗布し、所定のパターンニングを行って所定形状
のフォトレジスト２１を形成する。次にこのフォトレジ
スト２１をマスクとして、多結晶シリコン膜２０にｎ型
不純物、例えばＢ（またはＢＦｚ　）を所定条件でイオ
ン注入、することにより、Ｂのイオン注入層２２を形成
する。この後、フォトレジスト２１を除去する。

次に第２Ｄ図に示すように、Ｂのイオン注入層２２の上
に上述と同様な方法によりフォトレジスト２３を形成し
た後、このフォトレジスト２３をマスクとして、多結晶
シリコン膜２０にｎ型不純物、例えば的を所定条件でイ
オン注入することにより、Ｂのイオン注入層２２に隣接
して八Ｓのイオン注入層２４を形成する。この後、フォ
トレジスト２３を除去する。

次に第２Ｅ図に示すように、多結晶シリコン膜２０の全
面にＣＶＤ法によりＳｉｎｇ膜２６を被着形成する。次
にＢのイオン注゛人層２２と＾Ｓのイオン注入層２４と
の境界に対応する部位及びその近傍の上記ＳｉＯ□膜２
６及び多結晶シリコン膜２０を例えば反応性イオンエツ
チング法（ＲＩＥ法）により順次エツチング除去するこ
とにより、第２Ｆ図に示すように所定形状の５ｉＯｚ膜
２６ａ、２６ｂ及び多結晶シリコン膜２Ｑａ、２０ｂを
形成すると共に、エピタキシャル成長層３を露出させる
。なおこの際、多結晶シリコン膜２０ａの左側及び多結
晶シリコン膜２０ｂの右側にＳｉＯ□膜４が露出される
。次に５ｉＯｚ膜２６ａ、２６ｂ及び多結晶シリコン膜
’ｌ　Ｑ　ａ、２０　ｂをマスクとして、上述のように
して露出されたエピタキシャル成長層３の表面にｎ型不
純物、例えばＢ（またはＢＦ、　）をイオン注入する。

次に第２Ｇ図に示すように、全面にＣ’Ｖ　Ｄ法により
５ｉ（ｈ膜２・８を被着形成した後、例えば１０００℃
で所定時間の熱処理を行う。この熱処理により、第２Ｆ
図に示す工程においてエピタキシャル成長層３にイオン
注入されたＢが、電気的に活性化されると共に深さ方向
に拡散されてｐ型のへ、−大領域６が形成される。また
この熱処理の際、第２Ｃ図及び第２Ｄ図に示す工程にお
いて多結晶シリコン膜２０にそれぞれイオン注入された
Ｂ及び＾Ｓが多結晶シリコン膜２０ａ、ｊｏｂ中を深ざ
方向にそれぞれ拡散され、さらにエピタキシャル成長層
３中にも拡散される。この結果、多結晶シリコン膜２０
ａがｐ型化されると共に、多結晶シリコン膜２０ｂがｎ
型化され、同時にペース領域６に隣接してｐ゛型のグラ
フト・ベース領域７が形成され、またコレクタ電極取り
出し領域に連なるｎ゛型の突出部１０ａが形成される。

なおｐ型化された多結晶シリコン膜２０ａがベース引出
し電極１１を、ｎ型化された多結晶シリコン膜２０ｂが
コレクタ引出し電極１２をそれぞれ構成する。

次にＲＩＥ法によりＳｉＯ□膜２８膜上８膜厚骨だけ厚
さ方向に異方性エツチングすることにより、第２Ｈ図に
示すようにベース引出し電極１１及びコレクタ引出し電
極１２のそれぞれの側面の５ｉ（ｈ膜２８ａ、２８ｂの
みを残す。なおこの際、第２１１図のＶｌ　−Ｖｌ線の
断面構造は第３Ｂ図に示すようになり、エピタキシャル
成長層３に対して段差を有する５ｉｆｔ膜４の側面にも
上述のＳｉＯ□膜２８　ａ、２８ｂと連なるＳｉｎｇ膜
２３ｃ、２８ｄがそれぞれ形成される。

次に第２１図に示すように、ＳｉＯ□膜２６ａ、２６ｂ
の所定部分をエツチング除去して開Ｄ２６ｃ、２６ｄを
形成した後、全面にＣＶ　Ｉ）法により例えば膜厚が５
００人の薄い多結晶シリコン膜１８を被着形成する。次
に、少なくとも開ＩＩ］　２６　ｃに対応する部分の多
結晶シリコン膜１８上にフオＩ・レジスト（図示せず）
を形成した状態で全面にｎ型不純物、例えばＡｓを高濃
度にイオン注入する。このイオン注入により、５ｉＯｚ
膜２８ａとＳｉＯ□膜２８ｂとの間におけるエピタキシ
ャル成長層３にＡｓのイオン注入層（図示せず）が形成
される。

次に例えば１０００℃で熱処理（エミッタ拡散）を行う
ことにより、上述のようにしてイオン注入された＾Ｓを
電気的に活性化させると共に深さ方向に拡散させて、ｎ
゛型のエミッタ領域８を形成する。次に例えばスパッタ
法により全面にＡｌ膜１９を形成する。この後、Ａｌｌ
’膜１９及び多結晶シリコン膜１８の所定部分を順次エ
ツチング除去することにより、第１Ｂ図に示すように多
結晶シリコン膜１８ａ、１８ｂ、１８ｃと八を膜１９ａ
。

１９ｂ、１９ｃとの２層構造の電極１４．１５゜１６を
形成してｎｐｎ型のバイポーラトランジスタを完成させ
る。

なお第２Ｂ図、第２Ｈ図及び第２１図のＶ−Ｖ線、Ｖｌ
−Ｖｌ線及び■−■線の断面はそれぞれ第３Ａ図〜第３
Ｃ図に示す通りである。

上述の実施例により製造されたバイポーラトランジスタ
は、次のような利点を存している。即ち、第１Ａ図及び
第１Ｂ図に示すように、ベース引出し電極ＩＩとコレク
タ引出し電極１２とをエミッタ領域８に関して対称に形
成しているので、これらのベース引出し電極１１、コレ
クタ引出し電極１２及び電極１５をいずれも素子形成部
３ａの上に形成することができる。またこれに伴って、
ベース領域６の一方の側だけにグラフト・ベース領域７
を形成するだけでよい。従って、グラフト・ベース領域
７の面積と埋込層２の面積とを共に小さくすることがで
きる。このため、従来のバイポーラトランジスタに比べ
て、グラフト・ベース領域７とコレクタ領域９との間の
寄生容量Ｃア、を例えば１／２〜１／３に低減すること
ができると共に、埋込層２とｐ型シリコン基板ｌとの間
の寄生容Ｉ　ｅ　ｔ　ｃを例えば１／８程度に低減する
ことができ、この結果ｔ□を例えば５ｏｐｓとすること
ができる。

また素子形成部３ａの面積を埋込層２と同様に従来のバ
イポーラトランジスタに比べて小さくすることができる
ので、実効素子面積を従来の例えば１／３程度とするこ
とができる。従って、本実施例により製造されたバイポ
ーラトランジスタを用いてＬＳＩを構成する場合、素子
の集積密度を極めて高くすることができる。また実効素
子面積が小さいため、従来に比べて消費電力を小さくす
ることができる。

また第１Ｂ図に示すように、ベース引出し電極１１及び
コレクタ引出し電極１２の互いに対向する端面部にそれ
ぞれ形成されているＳｉＯ□膜１３Ｃ１１３ｄの間にお
いてエピタキシャル成長層３中にエミッタ領域８を形成
しているので、上述の５ｉ０２膜１３ｃ、１３ｄにより
、エミッタ領域８とコレクタ電極取り出し領域１０　（
従ってコレクタ領域９）とを分離することができると共
に、上述のＳｉＯ□膜１３　Ｃ，１３，ｄの厚さだのエ
ミッタ領域８の幅を縮小することができる。

さらに」二連の実施例による製造方法によれば、第３Ｃ
図に示すように、ＬＯＣＯ３法により形成した５ｉ０２
膜４の側面にＳｉＯ□膜２８ｃ、２８ｄを形成し、これ
らの５ｉＯｚｌｌ莫２８　ｃ、２８　ｄの間のエピタキ
シャル成長層３中にイオン注入法によりエミッタ領域８
を形成しているので、次のような利点がある。即ち、従
来のウォールド・エミッタ構造においては、既述のよう
に、ＬＯＣＯ３法により形成された５ｉ０２膜４と隣接
する部分の結晶性の悪いエピタキシャル成長層３中にエ
ミッタ領域が形成されているためコレクターエミッタ間
のリーク電流が多かったのに対して、上述の実施例にお
いては、第４Ｃ図に示すように、Ｓｉｎｇ膜２２の側面
からＳｉＯ，ｚｌｌＲ２８ｃ　、２８　ｄのＪｙさだけ
離れた結晶性が良好な部分のエピタキシャル成長層３の
中にエミッタ領域８を形成することができる（改良され
たウォールド・エミッタ構造）。このため、コレフタル
エミッタ間のリーク電流を少なくすることができる。同
様に、Ｓｉｎｇ膜４の側面に直接形成されているＳｉＯ
□膜２８ｃ、２８ｄの間におりるエピタキシャル成長層
３にエミッタ領域８を形成しているので、第４Ｃ図にお
ける素子形成部３ａの幅を小さくすることができ、従っ
て実効素子面積を低減することができるという利点もあ
る。

上述の実施例により製造された第１Ａ図〜第１Ｃ図に示
すバイポーラトランジスタにおいζは、第４図に示すよ
うに、ベース領域６とコレクタ電極取り出し領域１０の
突出部１０ａとの２つの高濃度拡散層が互いに接触して
いるため、コレクターベース間の耐圧ＶＣＩＯが比較的
低い。そごで次にＶＣＩＩＯを向上させる方法につき説
明する。

第１の方法は、第２Ｆ図に示す工程においてＳｉＯ□膜
２６及び多結晶シリコン膜２０の所定部分をＲＩＢ法の
みでエツチング除去する代わりに、まず多結晶シリコン
膜２０がその厚さ方向の一部分だけ残る状態までＲＩＥ
法により５ｉ０２膜２６及び多結晶シリコン膜２０のエ
ツチングを行い、次いでＫ　ＯＨ水溶液によりウェット
エツチングを行って残りの多結晶シリコン膜２０を除去
する方法である。この方法によれば、Ａｓをドープした
多結晶シリコン１ＩＩ２０ｂのＫＯＨ水溶液によるエツ
チング速度が、Ｂをトープした多結晶シリコン膜２０ａ
のそれに比べて約１０倍大きいので、上述のウェットエ
ツチングの際に、多結晶シリコン膜２０ｂの一端のみが
ザイドエソチングされて、第５図に示すように、ＳｉＯ
□膜２６ｂの一端の下部にアンダーカット部３９が形成
される。このため、第２　Ｈ図に関連して述べた熱処理
の際に、アンダーカット部３９に対応する部分のエピタ
キシャル成長層３中には多結晶シリコン膜２０ｂに含ま
れている＾Ｓがほとんど拡散されない。従って、コレク
タ電極取り出し領域ＩＯの突出部１０ａとベース領域６
　（一点鎖線で示す）との間には間隔があき、この結果
ＶＣＢＯを向上させることができる。

また第２の方法は、第２Ｆ図に関連して述べたベース領
域形成のためのＢのイオン注入を行う前に、第２Ｇ図及
び第２Ｈ図で述べたと同様な方法により、第６図に示す
ように、ＳｉＯ□膜２６ｂ及びΔＳをドープした多結晶
シリコン膜２０ｂの側面にＳｉＯ□膜４０膜形０してお
く方法である。この方法によれば、多結晶シリコン膜２
０ｂの一端から５ｔ（ｈ膜４０の厚さだけ離れた位置に
ベース領域８（一点鎖線で示す）を形成するごとができ
、このため第１の方法と同様にヘ−ス領域６とコレクタ
電極取り出し領域ＩＯの突出部１０ａとの間に間隔をあ
けることができる。従って、ｖ　ｃ　ｓ　ｏを向上させ
ることができる。

また第３の方法は、第７図に示すように、多結晶シリコ
ン膜２０ｂの端部２０ｃの＾Ｓの濃度を小さくする方法
である。この方法によれば、第２Ｇ図に関連して述べた
熱処理時に、」二記端部２０Ｃからエピタキシャル成長
層３に拡散するＡｓＯ量は極めて少ないので、コレクタ
電極取り出し領域１０のベース領域６例の一端の不純物
濃度を極めて小さくすることができ、このためコレクタ
電極取り出し領域１０の突出部１０ａと坂−ス領域６と
の間に実質的に間隔があいたのと等価になる。

従って、ＶＣＩＩＯを向上させることができる。なお上
記端部２０ｃのＡｓの濃度を低くするには、第２Ｄ図に
示す工程において行う＾Ｓのイオン注入を２段階に分け
れば良い。即ぢ、まず多結晶シリコン膜２０上に、上述
の端部２０ｃに相当する領域をも覆うフォトレジスト のドーズ量の例えば２／３に相当するドーズ量でイオン
注入を行う。次に上記フォトレジストを除去し、次いで
第２Ｄ図に示すフォトレジスト２３と同様の形状のフォ
トレジストを形成した後、残りの１／３に相当するドー
ズ量でイオン注入を行えばよい。

本発明は、上述の実施例に限定されるものではなく、本
発明の技術的思想に基づく種々の変形が可能である。例
えば、上述の実施例によるバイポーラトランジスタの製
造方法においては、第３Ｂ図に示す工程において、エピ
タキシャル成長層３に対して段差を有するＳｉｎ、膜４
をＬＯＣＯ３法により形成しているが、他の方法を用い
て上述のような段差を形成してもよい。なお上述のよう
な段差を形成することにより、改良されたウォールド・
エミッタ構造を実現することができるのは既述の通りで
ある。また第２Ｆ図に示す工程においてベース領域の形
成のために行うＢのイオン注入は、露出されたエピタキ
シャル成長層３の表面に所定膜厚のＳｉＯ□膜を形成し
た後にこの５ｉＯｚ膜を介して行ってもよい。

発明の効果 本発明に係る半導体装置の製造方法によれば、特に、素
子分離層の内側端部に形成されかっこの内側端部側から
ベース領域上に延びる絶縁層をマスクの少なくとも一部
として上記ベース領域中にエミッタ領域を形成している
ので、素子分離層から上述の絶縁層の厚さだけ離れた結
晶性の良好な半導体基層中にエミッタ領域を形成するこ
とができ、このため従来のウォールド・エミッタ構造に
比べてコレクターエミッタ間のリーク電流が少ない半導
体装置を製造することができる。

【図面の簡単な説明】

第１Ａ図は本発明に係る半導体装置の製造方法の一実施
例により製造されたＬＳＩを構成するｎｐｎ型バイポー
ラトランジスタの平面図、第１Ｂ図及び第１Ｃ図はそれ
ぞれ第１Ａ図に示すｎｐｎ型バイポーラトランジスタの
ｉｌ線及び■−■線の断面図、第２Ａ図〜第２１図は本
発明に係る半導体装置の製造方法を第１Ａ図〜第１Ｃ図
に示すｎｐｎ型バイポーラトランジスタの製造に適用し
たー・実施例を工程順に示す断面図、第３Ａ図〜第３Ｃ
図はそれぞれ第２Ｂ図、第２Ｈ図及び第２■図のＩＩＩ
　−ＩＩＩ綿、ｒＶ−ＴＶ線及びＶ−Ｖ線の断面図、第
４図は第２Ｈ図にお＆Ｊるベース領域の一端付近の拡大
断面図、第５図〜第７図はコレクターヘ−ス間の耐圧を
向上させる方法を説明するための第４図と同様７ざ拡大
断面図である。 なお図ｉＴｉ＋◇こ用いた符号において、２−−−埋込
層 ３−−−−−−一一−エピタキシャル成長層（半導体基
層） ４−−−−−−−−−〜−−５ｉＯ２膜（素子分離層）
６−・−・−・−・・−−一−−ベース領域７−・−−
−−−−一一−−〜−−−−−グラフト・ベース領域８
・−−−−−−−−−−−−−−−−−一エミッタ領域
９・−一一−−−−−−−−−−−−−−−コレクタ領
域１１・−一−−−−−−−−−−−−−−−−ベース
引出し電極１２−−−−−−−−−−−−−−−−−コ
レクタ引出し電極１４、１５．１６−−−−−−電極（
ベース電極部）である。 代理人　上屋　勝 常包芳男 第１Ａ図 ノ　γ ＪｔｌＹ （Ｊ）　ｔ’− 瀝　鰹

Claims (1)

【特許請求の範囲】
1. 少なくともその一部がコレクタ領域を構成する半導体基
   層中に素子分離層を形成する工程と、上記素子分離層に
   よって囲まれる上記半導体基層中にこの素子分離層をマ
   スクの少なくとも一部としてベース領域を形成する工程
   と、上記素子分離層の内側端部にこの内側端部側から上
   記ベース領域上に延びる絶縁層を形成する工程と、上記
   絶縁層をマスクの少なくとも一部として上記ベース領域
   中にエミッタ領域を形成する工程とをそれぞれ具備する
   ことを特徴とする半導体装置の製造方法。