JP3106487B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特にトレン
チキャパシタを備えた半導体装置の製造方法に関する。
チキャパシタを備えた半導体装置の製造方法に関する。
従来、この種の半導体装置の製造方法は、第３図に示
す様に、（100）方位のＰ型シリコン基板１上の素子分
離領域にLOCOS法により、フィールド酸化膜12及びその
下にチャネルストッパ用として高濃度Ｐ型領域２を形成
する。そして、フィールド酸化膜12で区画された素子形
成領域にトレンチキャパシタ用の溝を形成し、溝の内壁
に容量絶縁膜８を、さらに、ポリシリコン膜９を溝の内
部に充填して、図のような構造を得る。
す様に、（100）方位のＰ型シリコン基板１上の素子分
離領域にLOCOS法により、フィールド酸化膜12及びその
下にチャネルストッパ用として高濃度Ｐ型領域２を形成
する。そして、フィールド酸化膜12で区画された素子形
成領域にトレンチキャパシタ用の溝を形成し、溝の内壁
に容量絶縁膜８を、さらに、ポリシリコン膜９を溝の内
部に充填して、図のような構造を得る。
上述した従来の半導体装置の製造方法では、LOCOS法
特有のバーズビークが存在し、フィールド酸化膜を形成
する時に、バーズビーク直下の結晶に非常に大きな歪が
かかり、欠陥を発生させる。しかし、トレンチキャパシ
タでは、この欠陥の部分が記憶動作時の電荷保持領域と
重なり、漏れ電流の原因になるという欠点がある。ま
た、応力を緩和させるために、フィールド酸化膜の膜厚
を減少させることが考えられるが、上部配線による疑似
的なトランジスタ動作を阻止するためには、酸化膜厚を
減少させるにも限界があるという欠点もある。そして、
フィールド酸化膜下の高濃度Ｐ型領域は、トレンチ構造
の表面近傍にしかチャネルストッパとしての効果がな
く、トレンチ構造特有の溝間パンチスルーには、何ら効
果がない。そこで、溝間耐圧を上げるために、基板の濃
度を上げることが考えられるが、トランジスタ形成領域
も濃度が上ってしまい、駆動用nMOSトランジスタのゲー
ト電極下の不純物濃度制御やまた、トランジスタのソー
スやドレイン領域の濃度差による寄生容量の増加などの
欠点もある。最後に、素子の微細化に伴って、溝形成時
のシリコンプラズマエッチにおいて、バーズビークのエ
ッジ部分がマスクの一部となってしまい、本来のマスク
通りに溝が形成できず、エッジの分だけ、開口部が小さ
くなるという欠点もある。
特有のバーズビークが存在し、フィールド酸化膜を形成
する時に、バーズビーク直下の結晶に非常に大きな歪が
かかり、欠陥を発生させる。しかし、トレンチキャパシ
タでは、この欠陥の部分が記憶動作時の電荷保持領域と
重なり、漏れ電流の原因になるという欠点がある。ま
た、応力を緩和させるために、フィールド酸化膜の膜厚
を減少させることが考えられるが、上部配線による疑似
的なトランジスタ動作を阻止するためには、酸化膜厚を
減少させるにも限界があるという欠点もある。そして、
フィールド酸化膜下の高濃度Ｐ型領域は、トレンチ構造
の表面近傍にしかチャネルストッパとしての効果がな
く、トレンチ構造特有の溝間パンチスルーには、何ら効
果がない。そこで、溝間耐圧を上げるために、基板の濃
度を上げることが考えられるが、トランジスタ形成領域
も濃度が上ってしまい、駆動用nMOSトランジスタのゲー
ト電極下の不純物濃度制御やまた、トランジスタのソー
スやドレイン領域の濃度差による寄生容量の増加などの
欠点もある。最後に、素子の微細化に伴って、溝形成時
のシリコンプラズマエッチにおいて、バーズビークのエ
ッジ部分がマスクの一部となってしまい、本来のマスク
通りに溝が形成できず、エッジの分だけ、開口部が小さ
くなるという欠点もある。
本発明の半導体装置の製造方法は、半導体基板表面に
絶縁膜を形成し、少なくとも前記絶縁膜を選択的に除去
することにより素子分離領域を形成して素子形成領域を
区画する工程と、全面に非晶質シリコン膜を堆積させ、
低温熱処理及びエッチング処理を施して、前記絶縁膜上
に堆積した非晶質シリコン膜を除去し前記素子形成領域
上に単結晶シリコン膜を形成する工程と、少なくとも前
記単結晶シリコン膜領域にトレンチキャパシタを形成す
る工程を含み、前記トレンチキャパシタを構成する容量
絶縁膜のうち前記絶縁膜側に位置する容量絶縁膜が前記
絶縁膜の底部と連結することを特徴とし、前記半導体基
板表面に前記半導体基板と同一導電型の高濃度不純物拡
散層が形成されており、少なくとも前記絶縁膜を選択的
に除去することにより素子分離領域を形成して素子形成
領域を区画する工程が、前記素子形成領域以外の前記絶
縁膜及び前記高濃度不純物拡散層を残すことにより行わ
れる、或いは、前記半導体基板が高濃度の不純物を含ん
でおり、前記少なくとも前記絶縁膜を選択的に除去する
ことにより素子分離領域を形成して素子形成領域を区画
する工程が、前記絶縁膜下の前記半導体基板以外の前記
半導体基板をその表面から所定の深さまで除去すること
により行われ、前記非晶質シリコン膜が、前記半導体基
板と同一導電型の低濃度の不純物を含み、前記トレンチ
キャパシタのトレンチの深さが前記所定の深さよりも浅
いというものである。
絶縁膜を形成し、少なくとも前記絶縁膜を選択的に除去
することにより素子分離領域を形成して素子形成領域を
区画する工程と、全面に非晶質シリコン膜を堆積させ、
低温熱処理及びエッチング処理を施して、前記絶縁膜上
に堆積した非晶質シリコン膜を除去し前記素子形成領域
上に単結晶シリコン膜を形成する工程と、少なくとも前
記単結晶シリコン膜領域にトレンチキャパシタを形成す
る工程を含み、前記トレンチキャパシタを構成する容量
絶縁膜のうち前記絶縁膜側に位置する容量絶縁膜が前記
絶縁膜の底部と連結することを特徴とし、前記半導体基
板表面に前記半導体基板と同一導電型の高濃度不純物拡
散層が形成されており、少なくとも前記絶縁膜を選択的
に除去することにより素子分離領域を形成して素子形成
領域を区画する工程が、前記素子形成領域以外の前記絶
縁膜及び前記高濃度不純物拡散層を残すことにより行わ
れる、或いは、前記半導体基板が高濃度の不純物を含ん
でおり、前記少なくとも前記絶縁膜を選択的に除去する
ことにより素子分離領域を形成して素子形成領域を区画
する工程が、前記絶縁膜下の前記半導体基板以外の前記
半導体基板をその表面から所定の深さまで除去すること
により行われ、前記非晶質シリコン膜が、前記半導体基
板と同一導電型の低濃度の不純物を含み、前記トレンチ
キャパシタのトレンチの深さが前記所定の深さよりも浅
いというものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜第１図（ｅ）は、本発明の第１の実施
例を説明するための半導体チップの断面図を工程順に示
したものである。
例を説明するための半導体チップの断面図を工程順に示
したものである。
まず、第１図（ａ）に示す様に比抵抗10〜15Ω・cmの
（100）方位のＰ型シリコン基板１の全面に、ホウ素を
加速電圧100keV,ドーズ量１×1013〜２×1013個/cm2で
イオン注入し、950〜1050℃のウェット酸化によって、
約600〜700nmの酸化シリコン膜３及びその下にホウ素濃
度が1016/cm3以上の高濃度Ｐ型領域２を約500〜700nm形
成する。
（100）方位のＰ型シリコン基板１の全面に、ホウ素を
加速電圧100keV,ドーズ量１×1013〜２×1013個/cm2で
イオン注入し、950〜1050℃のウェット酸化によって、
約600〜700nmの酸化シリコン膜３及びその下にホウ素濃
度が1016/cm3以上の高濃度Ｐ型領域２を約500〜700nm形
成する。
次に、第１図（ｂ）に示す様にホトリソグラフィー技
術によって、素子分離領域のみにレジスト膜４が残るよ
うにし、このレジストをマスクとして、酸化シリコン膜
３及び高濃度Ｐ型領域２を異方性のドライエッチング技
術によって、最初CHF3＋O2系ガス，その後CCl4＋SF6系
ガスで除去する。ここで、高濃度Ｐ系領域２を完全に取
り去ることが必要である。
術によって、素子分離領域のみにレジスト膜４が残るよ
うにし、このレジストをマスクとして、酸化シリコン膜
３及び高濃度Ｐ型領域２を異方性のドライエッチング技
術によって、最初CHF3＋O2系ガス，その後CCl4＋SF6系
ガスで除去する。ここで、高濃度Ｐ系領域２を完全に取
り去ることが必要である。
次にレジスト４を除去後、Ｐ型半導体基板１の露出し
た表面上の酸素等の不純物を除去するために水素又はア
ルゴンで希釈した0.1％塩化水素ガスを用いてエッチン
グを行ない清浄な表面を露出させる。このようにして、
酸化シリコン膜３で区画された素子形成領域に、３〜４
×10-2atmの減圧下でモノシラン及びジボランを原料と
して、CVD法を用いて、ホウ素を約１×1015（1/cm3）ド
ープした非晶質シリコン膜を約１μｍ堆積させる。そし
て、550〜650℃の乾燥窒素又はアルゴン雰囲気中で約２
〜４時間熱処理を行なうことによって、固相エピタキシ
ャル成長層５を得る。このような固相エピタキシャル層
の形成方法は、例えば、ジャーナル・オブ・アプライド
・フィジックス誌（Journal of Applied Physics）、19
78年、第3906頁に紹介されている。
た表面上の酸素等の不純物を除去するために水素又はア
ルゴンで希釈した0.1％塩化水素ガスを用いてエッチン
グを行ない清浄な表面を露出させる。このようにして、
酸化シリコン膜３で区画された素子形成領域に、３〜４
×10-2atmの減圧下でモノシラン及びジボランを原料と
して、CVD法を用いて、ホウ素を約１×1015（1/cm3）ド
ープした非晶質シリコン膜を約１μｍ堆積させる。そし
て、550〜650℃の乾燥窒素又はアルゴン雰囲気中で約２
〜４時間熱処理を行なうことによって、固相エピタキシ
ャル成長層５を得る。このような固相エピタキシャル層
の形成方法は、例えば、ジャーナル・オブ・アプライド
・フィジックス誌（Journal of Applied Physics）、19
78年、第3906頁に紹介されている。
その後、ホトリソグラフィー技術及びエッチング技術
によって、酸化シリコン膜３上の非晶質シリコンをCCl4
＋SF6系ガスでエッチングして、第１図（ｃ）に示すよ
うな形状を得る。
によって、酸化シリコン膜３上の非晶質シリコンをCCl4
＋SF6系ガスでエッチングして、第１図（ｃ）に示すよ
うな形状を得る。
そして、第１図（ｄ）に示す様に、ホトリソグラフィ
ー技術によって、レジスト膜６を形成し、このレジスト
をマスクとしてSF6系のガスでシリコンプラズマエッチ
を行なうことによって、酸化シリコン膜３に隣接して、
深さ約3.5μｍの溝７−1,7−２を形成する。
ー技術によって、レジスト膜６を形成し、このレジスト
をマスクとしてSF6系のガスでシリコンプラズマエッチ
を行なうことによって、酸化シリコン膜３に隣接して、
深さ約3.5μｍの溝７−1,7−２を形成する。
最後にレジスト膜６を除去後、第１図（ｅ）に示す様
に容量絶縁膜８を形成し、電極用のポリシリコン膜９を
溝に充填することによってトレンチキャパシタを形成す
る。
に容量絶縁膜８を形成し、電極用のポリシリコン膜９を
溝に充填することによってトレンチキャパシタを形成す
る。
平坦な酸化シリコン膜をドライエッチング技術で選択
的に除去して素子分離を行なうことができLOCOS法で問
題となるバーズビークによる歪や集積度の制約はなくな
る。又、厚さも十分に大きくすることが可能である。
的に除去して素子分離を行なうことができLOCOS法で問
題となるバーズビークによる歪や集積度の制約はなくな
る。又、厚さも十分に大きくすることが可能である。
第１図（ｃ）に示すように酸化シリコン膜との境界部
でＰ型固相エピタキシャル層の厚さが不均一になるが、
この部分に溝を形成するので大して障害にならない。
又、溝形成前にエッチバック法により平坦化することも
可能である。
でＰ型固相エピタキシャル層の厚さが不均一になるが、
この部分に溝を形成するので大して障害にならない。
又、溝形成前にエッチバック法により平坦化することも
可能である。
Ｐ型固相エピタキシャル層の濃度とＰ型シリコン基板
の濃度とは一応独立に設定できるので、溝間パンチスル
ーを防ぐことができる。
の濃度とは一応独立に設定できるので、溝間パンチスル
ーを防ぐことができる。
第２図は本発明の第２の実施例を説明するための断面
図である。
図である。
第２の実施例が第１の実施例の異なる点は、まず第１
に、比抵抗１〜５Ω・cmの高濃度Ｐ型シリコン基板10を
用いたことで、ホウ素の全面イオン注入工程が不要とな
る。また、第２に、第１図（ｂ）を参照して説明したエ
ッチングに対応して、溝の深さよりも深く高濃度Ｐ型シ
リコン基板10をエッチングすることであり、第３に、そ
の上に堆積する非晶質シリコン膜のホウ素の濃度を約10
15/cm3（比抵抗10〜15Ω・cm）と低くすることである。
この第３の相違点は本質的なものではなく、第１の実施
例でも濃度を低くすることは可能である。
に、比抵抗１〜５Ω・cmの高濃度Ｐ型シリコン基板10を
用いたことで、ホウ素の全面イオン注入工程が不要とな
る。また、第２に、第１図（ｂ）を参照して説明したエ
ッチングに対応して、溝の深さよりも深く高濃度Ｐ型シ
リコン基板10をエッチングすることであり、第３に、そ
の上に堆積する非晶質シリコン膜のホウ素の濃度を約10
15/cm3（比抵抗10〜15Ω・cm）と低くすることである。
この第３の相違点は本質的なものではなく、第１の実施
例でも濃度を低くすることは可能である。
この実施例では、チャネルストッパとして、溝間部分
全体にホウ素の濃度を高くして、溝間耐圧の向上ができ
るという利点がある。また、素子形成領域は、低濃度の
Ｐ型のために駆動系のトランジスタに悪影響を与えない
という利点もある。
全体にホウ素の濃度を高くして、溝間耐圧の向上ができ
るという利点がある。また、素子形成領域は、低濃度の
Ｐ型のために駆動系のトランジスタに悪影響を与えない
という利点もある。
以上説明したように本発明は、半導体基板表面に絶縁
膜を形成し、選択的に除去して素子分離領域を形成し、
素子形成領域上に固相エピタキシャル層を形成し、素子
分離領域に隣接した領域にトレンチキャパシタを形成す
ることにより、バーズビークのない素子分離を実現し、
素子の微細化をさらに押し進めることができる。また、
欠陥等の発生がなく、電荷保持に影響を与えることはな
い。その上、素子分離絶縁膜を厚くすることも可能であ
り、他の配線からの影響も少くおさえることができる。
そして、基板濃度を所定値に設定することによって、溝
間耐圧を向上させることができるが、素子領域の濃度は
前述の基板濃度と独立に設定できるのでトランジスタ特
性に悪影響を与えることもない。また、表面の凹凸のほ
とんどない素子分離が可能となる。
膜を形成し、選択的に除去して素子分離領域を形成し、
素子形成領域上に固相エピタキシャル層を形成し、素子
分離領域に隣接した領域にトレンチキャパシタを形成す
ることにより、バーズビークのない素子分離を実現し、
素子の微細化をさらに押し進めることができる。また、
欠陥等の発生がなく、電荷保持に影響を与えることはな
い。その上、素子分離絶縁膜を厚くすることも可能であ
り、他の配線からの影響も少くおさえることができる。
そして、基板濃度を所定値に設定することによって、溝
間耐圧を向上させることができるが、素子領域の濃度は
前述の基板濃度と独立に設定できるのでトランジスタ特
性に悪影響を与えることもない。また、表面の凹凸のほ
とんどない素子分離が可能となる。
第１図（ａ）〜第１図（ｅ）は、本発明の第１の実施例
を説明するための工程順に示す断面図、第２図は第２の
実施例を説明するための断面図、第３図は、従来技術を
説明するための断面図である。 １……Ｐ型シリコン基板、２……高濃度Ｐ型領域、３…
…酸化シリコン膜、４……レジスト膜、５……固相エピ
タキシャル層、６……レジスト膜、７−1,7−２……
溝、８……容量絶縁膜、９……ポリシリコン膜、10……
高濃度Ｐ型シリコン基板、11……Ｐ型固相エピタキシャ
ル層、12……フィールド酸化膜。
を説明するための工程順に示す断面図、第２図は第２の
実施例を説明するための断面図、第３図は、従来技術を
説明するための断面図である。 １……Ｐ型シリコン基板、２……高濃度Ｐ型領域、３…
…酸化シリコン膜、４……レジスト膜、５……固相エピ
タキシャル層、６……レジスト膜、７−1,7−２……
溝、８……容量絶縁膜、９……ポリシリコン膜、10……
高濃度Ｐ型シリコン基板、11……Ｐ型固相エピタキシャ
ル層、12……フィールド酸化膜。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/762 H01L 21/822 H01L 21/8242 H01L 27/108
Claims (3)
- 【請求項１】半導体基板表面に絶縁膜を形成し、少なく
とも前記絶縁膜を選択的に除去主ることにより素子分離
領域を形成して素子形成領域を区画する工程と、全面に
非晶質シリコン膜を堆積させ、低温熱処理及びエッチン
グ処理を施して、前記絶縁膜上に堆積した非晶質シリコ
ン膜を除去し前記素子形成領域上に単結晶シリコン膜を
形成する工程と、少なくとも前記単結晶シリコン膜領域
にトレンチキャパシタを形成する工程を含み、前記トレ
ンチキャパシタを構成する容量絶縁膜のうち前記絶縁膜
側に位置する容量絶縁膜が前記絶縁膜の底部と連結する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】前記半導体基板表面に前記半導体基板と同
一導電型の高濃度不純物拡散層が形成されており、少な
くとも前記絶縁膜を選択的に除去することにより素子分
離領域を形成して素子形成領域を区画する工程が、前記
素子形成領域以外の前記絶縁膜及び前記高濃度不純物拡
散層を残すことにより行われる請求項１記載の半導体装
置の製造方法。 - 【請求項３】前記半導体基板が高濃度の不純物を含んで
おり、前記少なくとむ前記絶縁膜を選択的に除去するこ
とにより素子分離領域を形成して素子形成領域を区画す
る工程が、前記絶縁膜下の前記半導体基板以外の前記半
導体基板をその表面から所定の深さまで除去することに
より行われ、前記非晶質シリコン膜が、前記半導体基板
と同一導電型の低濃度の不純物を含み、前記トレンチキ
ャパシタのトレンチの深さが前記所定の深さよりも浅い
請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02221547A JP3106487B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02221547A JP3106487B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04103159A JPH04103159A (ja) | 1992-04-06 |
| JP3106487B2 true JP3106487B2 (ja) | 2000-11-06 |
Family
ID=16768436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02221547A Expired - Fee Related JP3106487B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106487B2 (ja) |
-
1990
- 1990-08-23 JP JP02221547A patent/JP3106487B2/ja not_active Expired - Fee Related
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|---|---|
| JPH04103159A (ja) | 1992-04-06 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |