JPH0513535B2 - - Google Patents

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JPH0513535B2
JPH0513535B2 JP62039027A JP3902787A JPH0513535B2 JP H0513535 B2 JPH0513535 B2 JP H0513535B2 JP 62039027 A JP62039027 A JP 62039027A JP 3902787 A JP3902787 A JP 3902787A JP H0513535 B2 JPH0513535 B2 JP H0513535B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置の製造方法に係り、特に
２つの半導体領域の接合間距離を小さくするため
の方法に関する。
（従来の技術） バイポーラトランジスタやメモリ等の半導体装
置において、高速化を図るためには、隣接する半
導体領域間の接合間距離を小さくして接合抵抗の
低減を図つたり、各半導体領域の深さを浅くする
必要がある。
ここで、接合間距離とは、例えばバイポーラト
ランジスタであれば、エミツタとベースとの距離
などである。また、深さとは、エミツタ等の半導
体領域の厚みである。
上記接合間距離を小さくする方法としては次の
ようなものがある。
(1) 第３図に示すように、パターニングされてい
るシリコン窒化膜３１をマスクにしてシリコン
酸化膜３２のウオツシユアウトを行い、コンタ
クトホール３３を形成する。
(2) 第４図ａ，ｂ，ｃに示すように、パターニン
グしたシリコン窒化膜４１をとおして拡散層４
２を形成し、ロコス酸化膜４３、シリコン窒化
膜４１のウオツシユアウトにより、コンタクト
ホール４４を形成する。
(3) 第５図ａ，ｂ，ｃに示すように、コンタクト
ホール５１のパターニングを行い、拡散層５２
を形成後、そのまま、その部分をコンタクトホ
ール５１とする。
(4) 第６図に示すように、拡散源を兼ねたひ素ド
ープポリシリコン６１を両配線に使い、ポリシ
リコン６１に挟んだ酸化膜６２により、接合間
距離を決める。
以上従来の方法をいくつか説明したが、各方法
にはそれぞれ次のような問題があつた。
(1) 第３図の方法では、シリコン窒化膜３１のパ
ターニング精度により、コンタクトホール３３
のサイズが決定されるため、接合間距離を小さ
くするのには、限度がある。
(2) 第４図の方法では、ロコスにより、接合間距
離が決まるため接合抵抗を大きく減少させるこ
とが可能であるが、ロコスエツジ部での欠陥が
素子特性に、悪影響を与えるという問題、酸化
という高温熱処理により、拡散プロフアイルを
変化させてしまうという問題、さらにはシリコ
ン窒化膜４１を通してのイオン注入により、窒
化膜質が変質してしまう問題がある。
(3) 第５図の方法では、拡散層５２の形成を、シ
リコン基板上のレジストブロツクへのイオン注
入によつて行つている。そのため、イオン注入
後、フオトレジストを完全に除去することがむ
ずかしく、素子特性及び信頼性を劣化させる。
(4) 第６図の方法では、ポリシリコン６１の基板
上でのエツチング技術がむずかしく、そのため
に基板と電極との界面の劣化を招く。
（発明が解決しようとする問題点） 以上述べたように接合間距離を小さくするため
の従来の半導体装置の製造方法においては、十分
小さな接合間距離を設定することができないか、
できたとしても素子特性の劣化等を招くという問
題があつた。
そこで、この発明は、素子特性の劣化等を招く
ことなく、十分小さな接合間距離を設定すること
ができる半導体装置の製造方法を提供することを
目的とする。
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するためにこの発明は、まず、
第１の膜に形成された第１の溝部の側壁に第１の
サイドウオールを形成した後、このサイドウオー
ルによつて形成される第２の溝部に第２の膜を形
成する。
次に、上記第１のサイドウオールを除去した
後、上記第１、第２の膜によつて形成される第３
の溝部に第２のサイドウオールを形成する。
最後に、第２のサイドウオールによつて形成さ
れる第４の溝部に第３の膜を形成する。
（作用） 上記構成において、第２の膜の下に第１の半導
体領域を設け、第３の膜の下に第２の半導体領域
を設けるとすれば、これら２つの半導体領域の接
合間距離は第２のサイドウオールの幅によつて規
定される。ここで、サイドウオールの幅を小さな
値に制御することは容易である。したがつて、上
記構成によれば、２つの半導体領域の接合間距離
を小さくすることができる。
（実施例） 以下、図面を参照してこの発明の一実施例を詳
細に説明する。なお、以下の説明では高速バイポ
ーラトランジスタの製造を例に説明する。
第１図ａ〜ｉは一実施例の工程を順に示す断面
図である。
第１図ａにおいて、１はＰ型のウエハー、２は
Ｎ型の埋込み層、３はＮ型のエピタキシヤル層、
４は分離用のＰ層である。これらは通常のプロセ
スに従つて形成されたものである。
以上の状態からエピタキシヤル層３の上に、酸
化膜５（第１の膜）を形成する。次に、この酸化
膜５に、エピタキシヤル層３が露出するように、
第１の溝部６を形成する。この後、エピタキシヤ
ル層３に溝部６を介してＰ型の不純物をイオン注
入し、ベースを形成するためのＰ型の拡散層７を
形成する（第１図ａ参照）。次に、酸化膜５をそ
のままにして、全面に酸化膜５とは材質の異なる
プラズマ窒化膜を1μｍ程堆積する。この後、非
等方的なドライエツチングにより、第１の溝部６
の側壁に第１のサイドウオール８を形成する。次
に、コレクタコンタクト部用の開孔９を形成する
ための選択エツチングを行つた後、サイドウオー
ル８によつて形成される第２の溝部１０のエミツ
タ部とコンタクト部にひ素を例えばVac＝50keV、
Qd＝５×1015cm-2の条件でイオン注入する（第１
図ｂ参照）。
その後、開孔９と第２の溝部１０に選択CVD
によりタングステンを5000Å堆積し、タングステ
ン膜１１（第２の膜）を形成する（第１図ｃ参
照）。次に、選択的ウエトエツチングによりサイ
ドウオール８をウオツシユアウトする（第１図ｄ
参照）。この場合、サイドウオール８は上記の如
くプラズマ窒化膜によつて形成されるものであ
り、酸化膜５とは材質が異なるので、このウオツ
シユアウトにより、サイドウオール８のみが除去
される。
次にプラズマ酸化膜を全面に1μｍ堆積する。
この後、ドライエツチングを行ないタングステン
膜１０と酸化膜６によつて形成される第３の溝部
１２の側壁及び開口９の側壁にベースコンタクト
部のための第２のサイドウオール１３を形成する
（第１図ｅ参照）。
次に、高濃度ボロンＢをVac＝40keV、Qd＝２
×10cm-2の条件でイオン注入した後、サイドウオ
ール１３によつて形成される第４の溝部１４に、
前記と同様に、選択CVDによりタングステンを
3000Å堆積し、タングステン膜１５（第３の膜）
を形成する。このとき、タングステン膜１５は上
記タングステン膜１１の膜厚より薄くすることに
より、両タングステン膜１１，１５がサイドウオ
ール１３を越えて接触してしまうことのないよう
に設定されている。その後、1000℃でN2を15分
拡散し、コレクタ、ベース、エミツタの各コンタ
クト層１６，１７，１８を同時に形成する（第１
図ｆ参照）。
次に、全面にプラズマ酸化膜１９を5000Åした
後堆積（第１図ｇ参照）、電極取出しのための選
択エツチングを行なう（第１図ｈ参照）。
次に面常のプロセス通り、アルミニウムを1μ
ｍ堆積した後、選択エツチングにより配線２０を
形成（第１図ｉ参照）。
なお、ベースは第２図に示すような引き出し電
極構造を採用している。
以上詳述したこの実施例によれば次のような効
果がある。
まず、基本的な効果としては次のようなものが
ある。
(1) 目的の値にするための制御が容易なサイドウ
オール１３の幅によりベースとエミツタの接合
間距離が決まるため、素子特性の劣化等を招く
ことなく、非常に、安定でかつ低い接合抵抗を
得ることができる。
(2) 余分な酸化等の高温熱処理工程はなく、拡散
プロフアイルを浅くコントロールすることが可
能である。
(3) エミツタコンタクト部の形成は、２回のサイ
ドウオール形成工程によつてなされる。そのた
め、その部分を形成するための微細なレジスト
によるパターニング工程が不要である。
次に、附随的な効果として、サイドウオール
８，１３の形成技術と、その溝部１０，１４への
選択堆技術とを使うものであるため、デバイスの
平坦化を図れるという効果がある。ここで、実施
例では、ベースコンタクト部形成後、第１図ｆ，
ｇに示したように、膜の積み増し、選択エツチン
グを行なつているが、この工程にレジスタや、バ
イアススパツタなどのエツチバツクプロセスを用
いれば、より高い平坦性が得られる。この場合、
エミツタコンタクト部及びコレクタコンタクト部
は、ベースコンタクト部に比べて高い段差を有し
ているため、エツチバツクプロセスにより、自動
的に開孔することも可能である。
なお、先の実施例では、高融点メタルのタング
ステンをサイドウオール８，１３、溝部１０，１
４に堆積し、その部分を、取り出し電極を兼ねた
コンタクトとして使用しているが、代りにリンや
ポロンなどの高濃度不純物を含むシリコンの選択
エピタキシヤルを用いれば、それをそのまま拡散
源として使用することができる利点がある。
（発明の効果） 以上述べたようにこの発明によれば、素子特性
の劣化等を招くことなく、接合間距離を小さくす
ることができる半導体装置の製造方法を提供する
ことができる。
【図面の簡単な説明】
第１図はこの発明に係わる半導体装置の一実施
例の工程を示す断面図、第２図は第１図の一部の
構造を示す平面図、第３図乃至第６図はそれぞれ
従来の半導体装置の製造方法の異なる例を示す断
面図である。 １……Ｐ型ウエハー、２……Ｎ型埋込み層、３
……Ｎ型エピタキシヤル層、４……P+層、５…
…酸化膜、６，１０，１２，１４……溝部、７…
…拡散層、８，１３……サイドウオール、９……
開孔、１１，１５……タングステン膜、１６……
コレクタコンタクト層、１７……ベースコンタク
ト層、１８……エミツタコンタクト層、１９……
プラズマ酸化膜、２０……配線。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基体上に第１の膜を形成する第１の工
    程と、 上記第１の膜に第１の溝部を形成する第２の工
    程と、 上記第１の溝部の側壁に第１のサイドウオール
    を形成する第３の工程と、 上記第１のサイドウオールによつて形成される
    第２の溝部に第２の膜を形成する第４の工程と、 上記第１のサイドウオールを除去する第５の工
    程と、 上記第１の膜と上記第２の膜によつて形成され
    る第３の溝部の側壁に第２のサイドウオールを形
    成する第６の工程と、 上記第２のサイドウオールによつて形成される
    第４の溝部に第３の膜を形成する第７の工程と、 を具備したことを特徴とする半導体装置の製造方
    法。
JP62039027A 1987-02-24 1987-02-24 半導体装置の製造方法 Granted JPS63207177A (ja)

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KR880010495A (ko) 1988-10-10
JPS63207177A (ja) 1988-08-26
US4910170A (en) 1990-03-20

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