JPH0212940A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0212940A JPH0212940A JP16382388A JP16382388A JPH0212940A JP H0212940 A JPH0212940 A JP H0212940A JP 16382388 A JP16382388 A JP 16382388A JP 16382388 A JP16382388 A JP 16382388A JP H0212940 A JPH0212940 A JP H0212940A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法、特に、バイポーラトラ
ンジスタの製造方法に関するものである。
ンジスタの製造方法に関するものである。
（従来の技術）
大規模集積回路（ＬＳＩ）の高集積化が進むにつれて、
ＬＳＩ に用いられる素子は微細化の一途をたどってい
る。特にバイポーラトランジスタは多数の用途に用いら
れている。かかるトランジスタには高集積化に伴い素子
分離及び領域分離の問題がある。例えば、素子分離及び
ベース・コレクタ領域分離の双方をＬＯＣＯ３法により
行うか、又は、素子分離ヲ深い溝（トレンチ）で行い、
ベース・コレクタ分離をＬＯＣＤＳ法で行うようにして
いる。
ＬＳＩ に用いられる素子は微細化の一途をたどってい
る。特にバイポーラトランジスタは多数の用途に用いら
れている。かかるトランジスタには高集積化に伴い素子
分離及び領域分離の問題がある。例えば、素子分離及び
ベース・コレクタ領域分離の双方をＬＯＣＯ３法により
行うか、又は、素子分離ヲ深い溝（トレンチ）で行い、
ベース・コレクタ分離をＬＯＣＤＳ法で行うようにして
いる。
即ち、素子分離及びベース・コレクタ領域分離の双方を
ＬＯＣＯ３法により行う場合には、第２図（ａ）〜（Ｃ
）に示す工程によってバイポーラトランジスタを製造す
る。第２図（ａ）に示すように、ｐ−型シリコン基板１
にｎ＋型埋込み層２を設け、その上にｎ−型エピタキシ
ャル層３を成長させる。次いで、第２図（ハ）に示すよ
うに、基板全体を熱処理により酸化して５ｉｎ２膜４を
設け、その後ＣＶＤ法によりＳｉ３Ｎ、層５を設け、こ
の層にパターニングを施してマスクを形成する。次に、
第２図（Ｃ）に示すように、素子分離用のイオン注入を
行って分離領域６を形成し、その後ＬＯＣＯ３法により
選択酸化を行ってフィールド酸化膜７及び分離膜８とし
てのＳｉｎ。
ＬＯＣＯ３法により行う場合には、第２図（ａ）〜（Ｃ
）に示す工程によってバイポーラトランジスタを製造す
る。第２図（ａ）に示すように、ｐ−型シリコン基板１
にｎ＋型埋込み層２を設け、その上にｎ−型エピタキシ
ャル層３を成長させる。次いで、第２図（ハ）に示すよ
うに、基板全体を熱処理により酸化して５ｉｎ２膜４を
設け、その後ＣＶＤ法によりＳｉ３Ｎ、層５を設け、こ
の層にパターニングを施してマスクを形成する。次に、
第２図（Ｃ）に示すように、素子分離用のイオン注入を
行って分離領域６を形成し、その後ＬＯＣＯ３法により
選択酸化を行ってフィールド酸化膜７及び分離膜８とし
てのＳｉｎ。
膜を形成してバイポーラトランジスタを完成するように
している。
している。
又、素子分離を深い溝（トレンチ）で行い、ベース・コ
レクタ分離をＬＯＣＯ３法で行う場合には第３図に示す
工程によってバイポーラトランジスタを製造する。即ち
、第３図（ａ）に示すように、ｐ−型シリコン基板１に
ｎ＋型埋込み層２を設け、その上にｎ−型エピタキシャ
ル層３を成長させる。
レクタ分離をＬＯＣＯ３法で行う場合には第３図に示す
工程によってバイポーラトランジスタを製造する。即ち
、第３図（ａ）に示すように、ｐ−型シリコン基板１に
ｎ＋型埋込み層２を設け、その上にｎ−型エピタキシャ
ル層３を成長させる。
次いで、第３図（６）に示すように、熱酸化処理により
５ｉｎ２膜１０を設け、これにパターニング処理を施し
てエッチグマスクを形成する。このマスクを用いてエツ
チングを行い、第３図（Ｃ）に示・すように、トレンチ
１１を形成した後、エツチングマスクのＳｌＯ□膜１０
を適当な処理により除去する。次に、第３図（ｄ）に示
すように、再び熱酸化処理を施して基板表面全体に８１
０□膜１２を形成し、トレンチ１１内に絶縁膜１３、例
えば、ポリシリコンを充填し、その後エッチバック処理
を施し、更に、熱酸化処理を施して更にＳｉｎ、膜１４
を形成し、これにより完全な素子分離を行う。次いで、
第３図（ｅ）に示すように、全面にＳｉ、Ｎ、膜１６を
ＣＶＤ法により設け、これをフォトレジスト法によりマ
スクとして用いて選択酸化処理により第３図（ｆ）に示
すようにトレンチ溝間の基板表面にＳｉＯ□膜１７膜形
７し、その後、マスク材１８を用いて、エピタキシャル
層３の一部分１５を、ＳｌＯ□膜１２を経てｎ導電型を
呈する不純物のイオン注入により、その下側の埋込み層
２と同一のｎ゛導電型とする。その後、エピタキシャル
層３に５ｉｎ２膜１２を経てｎ導電型を呈する不純物の
イオン注入によりエミッタ領域（図示せず）を形成して
バイポーラトランジスタを完成するようにしている。
５ｉｎ２膜１０を設け、これにパターニング処理を施し
てエッチグマスクを形成する。このマスクを用いてエツ
チングを行い、第３図（Ｃ）に示・すように、トレンチ
１１を形成した後、エツチングマスクのＳｌＯ□膜１０
を適当な処理により除去する。次に、第３図（ｄ）に示
すように、再び熱酸化処理を施して基板表面全体に８１
０□膜１２を形成し、トレンチ１１内に絶縁膜１３、例
えば、ポリシリコンを充填し、その後エッチバック処理
を施し、更に、熱酸化処理を施して更にＳｉｎ、膜１４
を形成し、これにより完全な素子分離を行う。次いで、
第３図（ｅ）に示すように、全面にＳｉ、Ｎ、膜１６を
ＣＶＤ法により設け、これをフォトレジスト法によりマ
スクとして用いて選択酸化処理により第３図（ｆ）に示
すようにトレンチ溝間の基板表面にＳｉＯ□膜１７膜形
７し、その後、マスク材１８を用いて、エピタキシャル
層３の一部分１５を、ＳｌＯ□膜１２を経てｎ導電型を
呈する不純物のイオン注入により、その下側の埋込み層
２と同一のｎ゛導電型とする。その後、エピタキシャル
層３に５ｉｎ２膜１２を経てｎ導電型を呈する不純物の
イオン注入によりエミッタ領域（図示せず）を形成して
バイポーラトランジスタを完成するようにしている。
（発明が解決しようとする課題）
上述した従来の素子分離において、素子分離及びベース
・コレクタ領域分離の双方をＬＯＣＯ３法により行う場
合には、埋込み層−基板間の接合容量（Ｃｓｕｂ）を左
程低減させることができず、又、素子分離を深い溝（ト
レンチ）で行い、ベース・コレクタ分離をＬＯＣＤＳ法
で行う場合にはＬＯＣＯ３法が分離領域の微細化に不利
である。
・コレクタ領域分離の双方をＬＯＣＯ３法により行う場
合には、埋込み層−基板間の接合容量（Ｃｓｕｂ）を左
程低減させることができず、又、素子分離を深い溝（ト
レンチ）で行い、ベース・コレクタ分離をＬＯＣＤＳ法
で行う場合にはＬＯＣＯ３法が分離領域の微細化に不利
である。
本発明の目的は上述した欠点を除去し、埋込み層−基板
間の接合容量（Ｃｓｕｂ）を低減し、素子の高速化を図
ると共にＬＯＣＯ３法を用いることなく分離領域を微細
化して高密度の集積化を行い得るようにした半導体装置
の製造方法を提供せんとするにある。
間の接合容量（Ｃｓｕｂ）を低減し、素子の高速化を図
ると共にＬＯＣＯ３法を用いることなく分離領域を微細
化して高密度の集積化を行い得るようにした半導体装置
の製造方法を提供せんとするにある。
（課題を解決するための手段）
本発明半導体装置の製造方法では、第１導電型の基板ｌ
を具え、この基板に第２導電型の高濃度埋込み層２を設
け、その上に基板全体に亘って第２導電型の低濃度エピ
タキシャル層３を設けて成る半導体ウェファに対し素子
分離及び領域分離を行うに当り、底面が前記埋込み層よ
りも基板側に位置し、内部に絶縁物が充填された溝２９
によって素子間の分離を行い、更に、底面が前記埋込み
層の半導体表面側に接触し、内部に絶縁物が充填された
溝２２によって半導体領域間の分離を行うようにし、こ
の半導体領域内に所望の半導体素子領域を形成し得る゛
ようにする。
を具え、この基板に第２導電型の高濃度埋込み層２を設
け、その上に基板全体に亘って第２導電型の低濃度エピ
タキシャル層３を設けて成る半導体ウェファに対し素子
分離及び領域分離を行うに当り、底面が前記埋込み層よ
りも基板側に位置し、内部に絶縁物が充填された溝２９
によって素子間の分離を行い、更に、底面が前記埋込み
層の半導体表面側に接触し、内部に絶縁物が充填された
溝２２によって半導体領域間の分離を行うようにし、こ
の半導体領域内に所望の半導体素子領域を形成し得る゛
ようにする。
（作 用）
かように本発明によれば、底面が前記埋込み層よりも基
板側に位置し、内部に絶縁物が充填された溝２９により
素子間の分離を行うことによって埋込み層及び基板間の
接合容量（Ｃｓｕｂ）を低減させることができる。又、
素子分離及び領域分離にＬＯＣＯ８法を用いないので、
従来必要とされていた長時間の熱酸化工程を必要とせず
、従って埋込み層の再分布を抑えることができる。更に
、本発明方法によれば、素子領域となるべきところの最
上層が窒化物の膜でほぼ完全に覆われているため、この
窒化物の膜上に、不純物が高濃度に添加された層を設け
ても下層には同等不純物が拡散されず、従って、これを
利用して所望の箇所にのみ不純物を導入することができ
、素子領域となる箇所の表面に対する汚染をも防止する
ことができる。
板側に位置し、内部に絶縁物が充填された溝２９により
素子間の分離を行うことによって埋込み層及び基板間の
接合容量（Ｃｓｕｂ）を低減させることができる。又、
素子分離及び領域分離にＬＯＣＯ８法を用いないので、
従来必要とされていた長時間の熱酸化工程を必要とせず
、従って埋込み層の再分布を抑えることができる。更に
、本発明方法によれば、素子領域となるべきところの最
上層が窒化物の膜でほぼ完全に覆われているため、この
窒化物の膜上に、不純物が高濃度に添加された層を設け
ても下層には同等不純物が拡散されず、従って、これを
利用して所望の箇所にのみ不純物を導入することができ
、素子領域となる箇所の表面に対する汚染をも防止する
ことができる。
（実施例）
第１図（ａ）〜（ホ）は本発明半導体装置の製造方法の
一例を断面図で示す。第１図（ａ）に示すように、本発
明方法では第１導電型、（例えば、ｐ−）のシリコン基
板１を設け、これに第２導電型、（例えば、ｎ”）の埋
込み層２を設け、基板全体に第２導電型（ｎ−）のエピ
タキシャル層３を堆積する。
一例を断面図で示す。第１図（ａ）に示すように、本発
明方法では第１導電型、（例えば、ｐ−）のシリコン基
板１を設け、これに第２導電型、（例えば、ｎ”）の埋
込み層２を設け、基板全体に第２導電型（ｎ−）のエピ
タキシャル層３を堆積する。
次に、第１図（６）に示すように、全体に熱酸化処理を
施してＳｉＯ□膜１９膜設９、その上にフォトレジスト
膜を設けてパターニング処理を施しマスクを形成する。
施してＳｉＯ□膜１９膜設９、その上にフォトレジスト
膜を設けてパターニング処理を施しマスクを形成する。
次いで、第１図（Ｃ）に示すように、溝のエツチングを
行って溝２２を形成し、その底面が前記埋込み層の半導
体表面側に接触し得るようにし、かつ、適当な材料除去
処理により５ｉｎ２膜１９及びフォトレジスト膜２０を
除去し、その後全面に熱酸化処理を施してＳｉｎ、膜２
３を設け、更に、ＣＶＤ法によりＳｉ３Ｎ、膜２４及び
ポリシリコン層２５を設ける。
行って溝２２を形成し、その底面が前記埋込み層の半導
体表面側に接触し得るようにし、かつ、適当な材料除去
処理により５ｉｎ２膜１９及びフォトレジスト膜２０を
除去し、その後全面に熱酸化処理を施してＳｉｎ、膜２
３を設け、更に、ＣＶＤ法によりＳｉ３Ｎ、膜２４及び
ポリシリコン層２５を設ける。
更に、第１図（ｄ）に示すように、全面にエッチバック
処理を施し、かつ、熱酸化処理を施して溝２２内にポリ
シリコン材料２５を残存させると共にその上側にＳｌＯ
□膜２６膜形６する。次いで、第１図（ｅ）に示すよう
に、ＣＶＤ法によりＳｌＯ□膜２７全２７、その上に７
オトレジスト膜２８を設けた後１．パターニング処理に
よりマスクを形成し、このマスクを用いて深い溝２９を
形成し、その底部が埋込み層２及び基板１の接合面より
も深くなるようにする。次に、第１図（ｆ）に示すよう
に、Ｓｉｎ、膜２７及びフォトレジスト膜２８を適当な
材料除去処理により除去した後、全面に熱酸化処理を施
してＳｌＯ□膜３０膜設０、その後ＣＶＤ法によりＳｉ
３Ｎ、膜３１及びポリシリコン層３２を設け、更に、エ
ッチバック処理を施して溝２９内にポリシリコンを残存
させた後熱酸化処理を再び施してその上側にＳｉＯ□膜
３３膜設３ることによって本発明による素子分解及び領
域分離を良好に行うようにする。
処理を施し、かつ、熱酸化処理を施して溝２２内にポリ
シリコン材料２５を残存させると共にその上側にＳｌＯ
□膜２６膜形６する。次いで、第１図（ｅ）に示すよう
に、ＣＶＤ法によりＳｌＯ□膜２７全２７、その上に７
オトレジスト膜２８を設けた後１．パターニング処理に
よりマスクを形成し、このマスクを用いて深い溝２９を
形成し、その底部が埋込み層２及び基板１の接合面より
も深くなるようにする。次に、第１図（ｆ）に示すよう
に、Ｓｉｎ、膜２７及びフォトレジスト膜２８を適当な
材料除去処理により除去した後、全面に熱酸化処理を施
してＳｌＯ□膜３０膜設０、その後ＣＶＤ法によりＳｉ
３Ｎ、膜３１及びポリシリコン層３２を設け、更に、エ
ッチバック処理を施して溝２９内にポリシリコンを残存
させた後熱酸化処理を再び施してその上側にＳｉＯ□膜
３３膜設３ることによって本発明による素子分解及び領
域分離を良好に行うようにする。
次いで、第１図（ｇｌに示すように、ＣＶＤ法により５
ｉｎ２膜３４を設け、その上にフォトレジスト膜３５を
設け、パターニング処理を施してマスクを形成し、この
マスクを用いてエピタキシャル層の一部分３６上のＳｌ
Ｏ□膜３４を除去し、ここに燐（Ｐ）をイオン注入して
このエピタキシャル層部分３６の導電型をｎ＋とじ、そ
の後９００〜１０００℃の温度で熱処理を施してアニー
リングを行う。次いで、残存する５１０２膜３４を材料
除去処理によって除去し、第１図（社）に示すように、
全面にポリシリコン層３７を設け、その上１ｍ ＣＶ
Ｄ法により５ｉａＮ４膜３８を設け、このＳｉ、Ｎ。
ｉｎ２膜３４を設け、その上にフォトレジスト膜３５を
設け、パターニング処理を施してマスクを形成し、この
マスクを用いてエピタキシャル層の一部分３６上のＳｌ
Ｏ□膜３４を除去し、ここに燐（Ｐ）をイオン注入して
このエピタキシャル層部分３６の導電型をｎ＋とじ、そ
の後９００〜１０００℃の温度で熱処理を施してアニー
リングを行う。次いで、残存する５１０２膜３４を材料
除去処理によって除去し、第１図（社）に示すように、
全面にポリシリコン層３７を設け、その上１ｍ ＣＶ
Ｄ法により５ｉａＮ４膜３８を設け、このＳｉ、Ｎ。
膜３８の夫々溝２２及び２９上に、エツチングにより窓
を開け、ＬＯＣＤＳ法によりＳｉｎ、膜３９を形成し、
次に、フォトレジスト膜４０によるパターニング処理を
施してベース領域となる区域４１を露出した後、硼素（
Ｂａ を高濃度、例えばＩＸＩＯ１６ｃｍ−” のド
ーズでイオン注入し、この区域４１の上側のポリシリコ
ンを高不純物濃度とし、その後、第１１！１（ｉ）に示
すように、ベース区域４１上のＳｉ３Ｎ＜膜３８を材料
除去処理、例えば、ＲＩＦ！（反応性イオンエツチング
）によって除去してベース窓３９を開け、次いで、残存
するレジスト膜を、例えば、Ｉｆ、ＰＯ，のようなウェ
ットエツチングにより除去し、露出した５ｉｓＮａ膜２
４をサイドエツチングし、次いで、Ｓ！０２膜３０ （
２３）を、例えば、ＨＰで同じくサイドエツチングする
。
を開け、ＬＯＣＤＳ法によりＳｉｎ、膜３９を形成し、
次に、フォトレジスト膜４０によるパターニング処理を
施してベース領域となる区域４１を露出した後、硼素（
Ｂａ を高濃度、例えばＩＸＩＯ１６ｃｍ−” のド
ーズでイオン注入し、この区域４１の上側のポリシリコ
ンを高不純物濃度とし、その後、第１１！１（ｉ）に示
すように、ベース区域４１上のＳｉ３Ｎ＜膜３８を材料
除去処理、例えば、ＲＩＦ！（反応性イオンエツチング
）によって除去してベース窓３９を開け、次いで、残存
するレジスト膜を、例えば、Ｉｆ、ＰＯ，のようなウェ
ットエツチングにより除去し、露出した５ｉｓＮａ膜２
４をサイドエツチングし、次いで、Ｓ！０２膜３０ （
２３）を、例えば、ＨＰで同じくサイドエツチングする
。
この場合、ＢがドープされたＳｌＯ□膜はＢがドープさ
れていないＳｌＯ□膜よりもエツチング速度が著しく遅
いため、上述したようなサイドエンチングが可能となる
。次に、第１図（ｊ）に示すように、ＣｖＤ法によりポ
リシリコン層４５を全面に亘り堆積するがこの場合には
上述した５１０２膜３０及びＳｉ３Ｎ、膜３１のサイド
エツチングされた部分にもポリシリコンが堆積されるよ
うになる。その後、９００℃の温度でアニーリング処理
を施して上記サイドエッチグされた部分に堆積されたポ
リシリコンの部分に、Ｂがドープされたポリシリコン層
からＢが外方拡散されるようになる。次いで、第１図（
資）に示すように、全面にエツチング液によるウェット
エツチング（選択エツチング）を施してＢがドープされ
ていないポリシリコンのみを除去する。この際、Ｂがド
ープされたポリシリコンはＢがドープされていないポリ
シリコンよりもエツチング速度が著しく遅いため、ベー
ス区域上に位置するポリシリコンはほぼ垂直状にエツチ
ングされ、前記サイドエツチングされた部分に堆積され
たポリシリコンの部分のＢがドープされたポリシリコン
層は殆どエツチングされない。このエツチング液として
はエチレンジアミン＋ＩＰＡ 、或いはＫＯＨ＋Ｈ，０
＋ＩＰＡ等があり、これらエツチング液は（１１１）結
晶方向を殆どエツチングしない。
れていないＳｌＯ□膜よりもエツチング速度が著しく遅
いため、上述したようなサイドエンチングが可能となる
。次に、第１図（ｊ）に示すように、ＣｖＤ法によりポ
リシリコン層４５を全面に亘り堆積するがこの場合には
上述した５１０２膜３０及びＳｉ３Ｎ、膜３１のサイド
エツチングされた部分にもポリシリコンが堆積されるよ
うになる。その後、９００℃の温度でアニーリング処理
を施して上記サイドエッチグされた部分に堆積されたポ
リシリコンの部分に、Ｂがドープされたポリシリコン層
からＢが外方拡散されるようになる。次いで、第１図（
資）に示すように、全面にエツチング液によるウェット
エツチング（選択エツチング）を施してＢがドープされ
ていないポリシリコンのみを除去する。この際、Ｂがド
ープされたポリシリコンはＢがドープされていないポリ
シリコンよりもエツチング速度が著しく遅いため、ベー
ス区域上に位置するポリシリコンはほぼ垂直状にエツチ
ングされ、前記サイドエツチングされた部分に堆積され
たポリシリコンの部分のＢがドープされたポリシリコン
層は殆どエツチングされない。このエツチング液として
はエチレンジアミン＋ＩＰＡ 、或いはＫＯＨ＋Ｈ，０
＋ＩＰＡ等があり、これらエツチング液は（１１１）結
晶方向を殆どエツチングしない。
次いで、第１図（ｉ）に示すうに、熱酸化処理を行って
、厚さが約５００Ａの薄いＳｌＯ□膜４６膜設６、フォ
トレジスト膜４７のマスクを用いてコレクタ区域の基板
表面を露出し、Ｂ又はＢＦ２をイオン注入し、レジスト
膜４７を除去し、熱処理によるアニーリングを行ってベ
ース領域４８を形成する。その後、ＲＩＢにより５１０
２膜を除去すると共にＨＦによる軽いサイドエツチング
を行う。次に、第１図（ホ）に示すように、全面にＣＶ
Ｄ法によりポリシリコン層５０を設け、その全面に砒素
（Ａｓ）をイオン注入し、これにＲＩＢによりパターニ
ングを行い、残存したポリシリコン膜（Ａｓ ドープ
）は導電層として用いる。次いで、熱処理を施してアニ
ーリングを行い、ベース領域内にエミッタ領域５１を形
成してバイポーラトランジスタを完成する。
、厚さが約５００Ａの薄いＳｌＯ□膜４６膜設６、フォ
トレジスト膜４７のマスクを用いてコレクタ区域の基板
表面を露出し、Ｂ又はＢＦ２をイオン注入し、レジスト
膜４７を除去し、熱処理によるアニーリングを行ってベ
ース領域４８を形成する。その後、ＲＩＢにより５１０
２膜を除去すると共にＨＦによる軽いサイドエツチング
を行う。次に、第１図（ホ）に示すように、全面にＣＶ
Ｄ法によりポリシリコン層５０を設け、その全面に砒素
（Ａｓ）をイオン注入し、これにＲＩＢによりパターニ
ングを行い、残存したポリシリコン膜（Ａｓ ドープ
）は導電層として用いる。次いで、熱処理を施してアニ
ーリングを行い、ベース領域内にエミッタ領域５１を形
成してバイポーラトランジスタを完成する。
かように構成することによりエミッタ・ベースの分離を
ＬＯＣＯ３法を用いないで形成した５ｉｎ２膜で行うた
め、エミッタ・ベース間の接合容量を小さくすることが
でき、これによって高速化を図ることができる。又、ポ
リシリコンからのＡｓ拡散を行うため、極めて浅い接合
を得ることができ、これによっても高速化を図ることが
できる。更に、ベースの窓あけ、エミッタの窓あけをセ
ルファラインで行うため、位置合わせ余裕を小さくする
ことができる。
ＬＯＣＯ３法を用いないで形成した５ｉｎ２膜で行うた
め、エミッタ・ベース間の接合容量を小さくすることが
でき、これによって高速化を図ることができる。又、ポ
リシリコンからのＡｓ拡散を行うため、極めて浅い接合
を得ることができ、これによっても高速化を図ることが
できる。更に、ベースの窓あけ、エミッタの窓あけをセ
ルファラインで行うため、位置合わせ余裕を小さくする
ことができる。
（発明の効果）
上述したように、本発明によれば、埋込み層−基板間の
接合容量（Ｃｓｕｂ）を低減することができ、従って、
素子の高速化を図ることができる。実際上、接合の側面
積の占める割合は素子が微細化するほど大きくなる。又
、Ｌ Ｏ’ＣＯＳ法を用いないので、従来必要とされた
長時間の熱工程が不用となり、埋込み層の再分布を抑え
ることができ、その結果素子の特性の劣化を防止するこ
とができる。更に、素子領域となる箇所の最上層をＳｉ
、Ｎ、膜で被服しているため、その上側に高濃度の不純
物添加層を設けてもその下側の層への不純物拡散を防止
することができ、従って、これを利用して所望の箇所に
のみ不純物の導入を行うことができると共に表面からの
汚染をも防止することができる。
接合容量（Ｃｓｕｂ）を低減することができ、従って、
素子の高速化を図ることができる。実際上、接合の側面
積の占める割合は素子が微細化するほど大きくなる。又
、Ｌ Ｏ’ＣＯＳ法を用いないので、従来必要とされた
長時間の熱工程が不用となり、埋込み層の再分布を抑え
ることができ、その結果素子の特性の劣化を防止するこ
とができる。更に、素子領域となる箇所の最上層をＳｉ
、Ｎ、膜で被服しているため、その上側に高濃度の不純
物添加層を設けてもその下側の層への不純物拡散を防止
することができ、従って、これを利用して所望の箇所に
のみ不純物の導入を行うことができると共に表面からの
汚染をも防止することができる。
第１図（ａ）〜（ホ）は本発明半導体装置の製造方法の
種々の工程を示す断面図、 第２図（ａ）〜（Ｃ）は従来の半導体装置の製造方法の
一例の製造工程を示す断面図、 第３図（ａ）〜（ｆ）は従来の半導体装置の製造方法の
他の例の種々の製造工程を示す断面図である。 １・・・半導体基板 ２・・・埋込み層３・・・
エピタキシャル層（コレクタ）２２、２９・・・溝（ト
レンチ） ２３、 ２６． ３０． ３−３． ３９． ４２・・
・ＳｉＯ□膜２４、３１・・・Ｓｉ３Ｎ、膜 ２５、３２．３７．５０・・・ポリシリコン膜４８・・
・ベース領域 ５１・・・エミッタ領域第１図 第２図
種々の工程を示す断面図、 第２図（ａ）〜（Ｃ）は従来の半導体装置の製造方法の
一例の製造工程を示す断面図、 第３図（ａ）〜（ｆ）は従来の半導体装置の製造方法の
他の例の種々の製造工程を示す断面図である。 １・・・半導体基板 ２・・・埋込み層３・・・
エピタキシャル層（コレクタ）２２、２９・・・溝（ト
レンチ） ２３、 ２６． ３０． ３−３． ３９． ４２・・
・ＳｉＯ□膜２４、３１・・・Ｓｉ３Ｎ、膜 ２５、３２．３７．５０・・・ポリシリコン膜４８・・
・ベース領域 ５１・・・エミッタ領域第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の基板を具え、この基板に第２導電型の
高濃度埋込み層を設け、その上に基板全体に亘って第２
導電型の低濃度エピタキシャル層を設けて成る半導体ウ
エファに対し素子分離を行うに当り、底面が前記埋込み
層よりも基板側に位置し、内部に絶縁物が充填された溝
によって素子間の分離を行い、この素子分離された半導
体領域内に所望の半導体素子領域を形成するようにした
ことを特徴とする半導体装置の製造方法。 ２、第１導電型の基板を具え、この基板に第２導電型の
高濃度埋込み層を設け、その上に基板全体に亘って第２
導電型の低濃度エピタキシャル層を設けて成る半導体ウ
エファに対し領域間の分離を行うに当り、底面が前記埋
込み層の半導体表面側に接触し、内部に絶縁物が充填さ
れた溝によって半導体領域間の分離を行うようにし、こ
の半導体領域内に所望の半導体素子領域を形成するよう
にしたことを特徴とする半導体装置の製造方法。 ３、前記内部に絶縁物が充填された溝は、所望の箇所に
溝のエッチングを行い、次に、熱酸化処理を施し、窒化
膜の堆積を行い、次いで、多結晶シリコンの堆積を行い
、全面にエッチバック処理を施して表面の平坦化を行い
、最後に、熱酸化処理を施す処理工程をこの順序で行う
ことにより形成し、しかも、この処理工程における窒化
膜を分離工程終了時にも基板表面全体に亘り残存させる
ようにしたことを特徴とする請求項１又は２に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16382388A JPH0212940A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16382388A JPH0212940A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212940A true JPH0212940A (ja) | 1990-01-17 |
Family
ID=15781411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16382388A Pending JPH0212940A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212940A (ja) |
-
1988
- 1988-06-30 JP JP16382388A patent/JPH0212940A/ja active Pending
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