JPS60753A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60753A JPS60753A JP10874683A JP10874683A JPS60753A JP S60753 A JPS60753 A JP S60753A JP 10874683 A JP10874683 A JP 10874683A JP 10874683 A JP10874683 A JP 10874683A JP S60753 A JPS60753 A JP S60753A
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- Japan
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- film
- poly
- oxide film
- polysilicon
- groove
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法、特に半導体装置の素
子分離領域の形成方法に関するものでらる。
子分離領域の形成方法に関するものでらる。
従来例の構成とその問題点
従来、半導体装置の製造における素子分離領域の形成方
法としで、素子分離領域となるべき部分をエツチングし
て凹部を形成、そして酸化後に、凹部にポリシリコンを
埋め込み素子分離領域を形成するという方法がある。こ
の方法において、四部にのみポリシリコンを埋め込む方
法に、ホトリソ工程によるレジストを形成して選択エツ
チングする方法が、通常使用されていた。しかし素子が
！３細化するにつれてホトリソ工程におけるマスク合わ
せ精度上非常に困難となりつつあり、素子歩留りの低下
の原因となってしまう。そこでＰＳＧ（ｐｈｏｓｐｈｏ
ｒｏｕｓ ５ｉｌｉｃａｔｅ ｇｌａｓｓ ）膜を利用
した自己整合理め込み法が提案されている。この方法の
工程について第１図に沿って説明を行なう。
法としで、素子分離領域となるべき部分をエツチングし
て凹部を形成、そして酸化後に、凹部にポリシリコンを
埋め込み素子分離領域を形成するという方法がある。こ
の方法において、四部にのみポリシリコンを埋め込む方
法に、ホトリソ工程によるレジストを形成して選択エツ
チングする方法が、通常使用されていた。しかし素子が
！３細化するにつれてホトリソ工程におけるマスク合わ
せ精度上非常に困難となりつつあり、素子歩留りの低下
の原因となってしまう。そこでＰＳＧ（ｐｈｏｓｐｈｏ
ｒｏｕｓ ５ｉｌｉｃａｔｅ ｇｌａｓｓ ）膜を利用
した自己整合理め込み法が提案されている。この方法の
工程について第１図に沿って説明を行なう。
半導体基板（ｓｉ ）１上に酸化膜（５ｉＯ２） ２
。
。
窒化膜（Ｓｉ３Ｎ４）３．ＰＳＧ膜４を形成したのち、
レジストマスクによりエツチングを行ない、分離溝５を
形成する （第１図蒋ａ）。
レジストマスクによりエツチングを行ない、分離溝５を
形成する （第１図蒋ａ）。
そして、拡散領域８とノンドープのポリシリコン７のエ
ッチレートの差を利用して自己整合的に溝以外の部分の
ポリシリコン（拡散領域８）をエツチングしてしまい、
溝５中ヘホリシリコン＋埋め込む。この方法においてに
、ｎ＋ポリシリコンとノンドープのポリシリコンのエッ
チレート選択比が小さく、最大４〜５程度しか得ること
ができなかった。その為、埋め込んだ溝中のポリシリコ
ンもある程度エツチングされ、堆積するポリシリコン７
の厚さを溝５の深でよりも十分大きくする必要があった
。％に分剤溝５０幅が大きな部分では、拡散領域８のエ
ツチングＩＩ、ｌｉにおけるノンドープポリシリコン７
の膜減りが大きく、大きな断差を生じる不都合が発生し
た。
ッチレートの差を利用して自己整合的に溝以外の部分の
ポリシリコン（拡散領域８）をエツチングしてしまい、
溝５中ヘホリシリコン＋埋め込む。この方法においてに
、ｎ＋ポリシリコンとノンドープのポリシリコンのエッ
チレート選択比が小さく、最大４〜５程度しか得ること
ができなかった。その為、埋め込んだ溝中のポリシリコ
ンもある程度エツチングされ、堆積するポリシリコン７
の厚さを溝５の深でよりも十分大きくする必要があった
。％に分剤溝５０幅が大きな部分では、拡散領域８のエ
ツチングＩＩ、ｌｉにおけるノンドープポリシリコン７
の膜減りが大きく、大きな断差を生じる不都合が発生し
た。
発明の目的
本発明は上記問題に鑑みなされたもので、ドープポリシ
リコンと、ノンドープポリシリコンのエツチング選択比
をポリシリコン上部に酸化膜を形成することによ、って
大きくし、平坦な埋め込みを実現することを目的とする
。
リコンと、ノンドープポリシリコンのエツチング選択比
をポリシリコン上部に酸化膜を形成することによ、って
大きくし、平坦な埋め込みを実現することを目的とする
。
発明の構成
半導体基板上に不純物を含む薄膜、例えばＰＳ（。
薄膜を堆積し、ＰＳＧと同時に分離領域のＰＳＧ及び半
導体基板をエツチングする。半導体表面を酸化したのち
、半導体膜、つまり多結晶又は非晶質シリコンを堆積し
て前記薄膜中の不純物を半導体膜へ拡散を行なう。この
とき分離溝には不純物拡散の源が存在していない。そこ
で、分離溝以外の部分の半導体膜へのみに不純物が拡散
する。そして次に表面の酸化全行ない、高濃度不純物ド
ープの酸化膜とノンドープの酸化膜を形成する。この両
者の間におけるエッチレート選択比の大きいことを利用
して溝中外の部分のポリシリコンだけをエツチングして
しまうことにより溝埋め込み全行なう。
導体基板をエツチングする。半導体表面を酸化したのち
、半導体膜、つまり多結晶又は非晶質シリコンを堆積し
て前記薄膜中の不純物を半導体膜へ拡散を行なう。この
とき分離溝には不純物拡散の源が存在していない。そこ
で、分離溝以外の部分の半導体膜へのみに不純物が拡散
する。そして次に表面の酸化全行ない、高濃度不純物ド
ープの酸化膜とノンドープの酸化膜を形成する。この両
者の間におけるエッチレート選択比の大きいことを利用
して溝中外の部分のポリシリコンだけをエツチングして
しまうことにより溝埋め込み全行なう。
実施例の説明
第２図の工程図にそって本発明の１実施例の説明を行な
う。
う。
第２図ａに、Ｓｉ 半導体基板１１」二に、ｎ十埋め込
み層１２、たとえば厚さ１．５μ顛のｎ形エピタキシャ
ル領域１３を形成し、さらに６ＱＮＬの熱酸化膜１４を
形成１１２０１１１馬の５ｉｓＮ４膜５の堆積を行なう
。その」二に１３モル％の約２００ｍのＰＳＧ膜１６を
堆積し、ホトレジストをマスクにドライエツチングを２
．５μ肌の深さまで行なって満１７を形成した。そして
、７４−：’ロン注入してチャンネルヌトツパー領域１
８とした０次にｂ工程で、溝底部と側面部を酸化し、酸
化膜１９（３０ｏｎｍ）１形成した。この後Ｊソリシリ
コン１９を１．５μ間の厚さに堆積した。次に１００ｏ
℃で３０分熱処理を加えることにより、ＰＳＧ膜１６か
らその上のポリシリコン中へリンの拡散全行ない、溝１
７以外のポリシリコンヲｎ十ドープポリシリコン２０と
する。この後に、９００℃ｗｅｔＯｚ酸化を行ないポリ
シリコン２０上に１１００ｎ のリンを含んだ酸化膜２
２．ポリシリコン１９上にリン濃度の低い酸化膜２３を
形成した。
み層１２、たとえば厚さ１．５μ顛のｎ形エピタキシャ
ル領域１３を形成し、さらに６ＱＮＬの熱酸化膜１４を
形成１１２０１１１馬の５ｉｓＮ４膜５の堆積を行なう
。その」二に１３モル％の約２００ｍのＰＳＧ膜１６を
堆積し、ホトレジストをマスクにドライエツチングを２
．５μ肌の深さまで行なって満１７を形成した。そして
、７４−：’ロン注入してチャンネルヌトツパー領域１
８とした０次にｂ工程で、溝底部と側面部を酸化し、酸
化膜１９（３０ｏｎｍ）１形成した。この後Ｊソリシリ
コン１９を１．５μ間の厚さに堆積した。次に１００ｏ
℃で３０分熱処理を加えることにより、ＰＳＧ膜１６か
らその上のポリシリコン中へリンの拡散全行ない、溝１
７以外のポリシリコンヲｎ十ドープポリシリコン２０と
する。この後に、９００℃ｗｅｔＯｚ酸化を行ないポリ
シリコン２０上に１１００ｎ のリンを含んだ酸化膜２
２．ポリシリコン１９上にリン濃度の低い酸化膜２３を
形成した。
次に、工程Ｃで、ＨＦ：旧０＝１：６６の混合液により
リンドープポリシリコン２１上の酸化膜２２を完全にエ
ツチングする。このとき酸化膜２３はほとんどエツチン
グされない。
リンドープポリシリコン２１上の酸化膜２２を完全にエ
ツチングする。このとき酸化膜２３はほとんどエツチン
グされない。
その後ドライエツチングにより、ポリシリコンエツチン
グを行ない、リンドープポリシリコン２１を除去し、溝
中にポリシリコン２ｏを埋め込んでしまう。この後で埋
め込んだポリシリコン２００表面酸化全行ない酸化膜２
４を形成し工程ｄの形とする。
グを行ない、リンドープポリシリコン２１を除去し、溝
中にポリシリコン２ｏを埋め込んでしまう。この後で埋
め込んだポリシリコン２００表面酸化全行ない酸化膜２
４を形成し工程ｄの形とする。
このようにして形成した分離部分を利用して作成Ｌ ｆ
ｃ、バイポーラ形トランジスタの１例を第３図に示す。
ｃ、バイポーラ形トランジスタの１例を第３図に示す。
１３にコレクタ領域、２６はベース領域、２６はエミッ
タ領域、２７ｉｄエミノク領域、２８゜２９．３０Ｈそ
れぞれベース、エミッタ、コレクタ電極でらる。
タ領域、２７ｉｄエミノク領域、２８゜２９．３０Ｈそ
れぞれベース、エミッタ、コレクタ電極でらる。
次に第４図において、分離溝の幅が、非常に広い場合に
不発明金した場合を示す。第４図ａＶ文・第２図におけ
るＣ工程の図に相当するものであり、狭い溝の部分の上
にＳｉＯ２マスク２３Ａが形成芒れ、広い溝の部分の上
［５ｉ０２マスク２３Ｂがそれぞれ形成きれた状態であ
り、この状態で、ＳｉＯ２のエッチレートが小きくポリ
シリコンとのエツチング選択比が十分大きな、エツチン
グ法によってドープされたポリシリコン２１のエツチン
グを行なうたとえばドライエッチ等の等方性エツチング
を用いることが好ましい。このようにして広い溝にも確
実にポリシリコン２０ Ｂ ｆ、（残し、平坦化し第４
図から明らかなように、分離幅の広い部分においても確
実にポリシリコンを残すことができ、断差を生じること
なくアルシミ配線切れ等を発生することにない。
不発明金した場合を示す。第４図ａＶ文・第２図におけ
るＣ工程の図に相当するものであり、狭い溝の部分の上
にＳｉＯ２マスク２３Ａが形成芒れ、広い溝の部分の上
［５ｉ０２マスク２３Ｂがそれぞれ形成きれた状態であ
り、この状態で、ＳｉＯ２のエッチレートが小きくポリ
シリコンとのエツチング選択比が十分大きな、エツチン
グ法によってドープされたポリシリコン２１のエツチン
グを行なうたとえばドライエッチ等の等方性エツチング
を用いることが好ましい。このようにして広い溝にも確
実にポリシリコン２０ Ｂ ｆ、（残し、平坦化し第４
図から明らかなように、分離幅の広い部分においても確
実にポリシリコンを残すことができ、断差を生じること
なくアルシミ配線切れ等を発生することにない。
発明の効果
以上のように、本発明によれば、分離部分に半導体膜が
、分離溝幅の大小にかかわることなく一様に埋め込みう
る為、電極の配線等の断＠を生じることなく半導体素子
を作成することが可能となり、高密度、高性能な半導体
集積回路の製造に犬きく寄与するものである。
、分離溝幅の大小にかかわることなく一様に埋め込みう
る為、電極の配線等の断＠を生じることなく半導体素子
を作成することが可能となり、高密度、高性能な半導体
集積回路の製造に犬きく寄与するものである。
第１図ａ −Ｑは従来例における分離構造の形成工程断
面図、第２図ａ −ｄ ［本発明の一実施例の分離構造
の製造工程断面図、第３図は本発明を用いて作成したバ
イポーラトランジスタの構造断面図、第４図ａ、ｂは分
離溝幅の広い場合に本発明を適用した場合の工程断面図
である。 １１・・・・・・半導体基板、１６・・・・・・ｐｓＧ
膜、１７・・・・・・溝、２ｏ・・・・・・ノンドープ
ポリシリコン、２１゜２１Ａ、２１Ｂ・・・・・・リン
ドープポリシリコン、２２°−−−−−ＩＪン含有酸化
膜、２３・・・・・・リンの低濃度の酸化膜、２４・・
・・・・酸化膜。
面図、第２図ａ −ｄ ［本発明の一実施例の分離構造
の製造工程断面図、第３図は本発明を用いて作成したバ
イポーラトランジスタの構造断面図、第４図ａ、ｂは分
離溝幅の広い場合に本発明を適用した場合の工程断面図
である。 １１・・・・・・半導体基板、１６・・・・・・ｐｓＧ
膜、１７・・・・・・溝、２ｏ・・・・・・ノンドープ
ポリシリコン、２１゜２１Ａ、２１Ｂ・・・・・・リン
ドープポリシリコン、２２°−−−−−ＩＪン含有酸化
膜、２３・・・・・・リンの低濃度の酸化膜、２４・・
・・・・酸化膜。
Claims (2)
- （１）半導体基板上に、不純物を含む薄膜を堆積する工
程、前記薄膜と基板の所望の部分をエツチングし凹部を
形成する工程、半導体膜を前記基板上に堆積する工程、
不純物を含む前記薄膜から半導体膜へ不純物を拡散する
工程、前記半導体膜表面を酸化する工程、不純物が拡散
された部分の酸化膜及び半導体膜を選択的にエツチング
して前記凹部に前記半導体膜を残す工程を含むことを特
徴とする半導体装置の製造方法。 - （２）半導体膜へ拡散する不純物＝４ｎ形半導体形成用
不純物とすることを特徴とする特許請求の範囲第１項に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10874683A JPS60753A (ja) | 1983-06-16 | 1983-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10874683A JPS60753A (ja) | 1983-06-16 | 1983-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60753A true JPS60753A (ja) | 1985-01-05 |
Family
ID=14492458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10874683A Pending JPS60753A (ja) | 1983-06-16 | 1983-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60753A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298450A (en) * | 1987-12-10 | 1994-03-29 | Texas Instruments Incorporated | Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits |
| US6566226B2 (en) | 1998-12-25 | 2003-05-20 | Fujitsu Limited | Semiconductor device and fabrication process thereof, method of forming a device isolation structure |
-
1983
- 1983-06-16 JP JP10874683A patent/JPS60753A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298450A (en) * | 1987-12-10 | 1994-03-29 | Texas Instruments Incorporated | Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits |
| US6566226B2 (en) | 1998-12-25 | 2003-05-20 | Fujitsu Limited | Semiconductor device and fabrication process thereof, method of forming a device isolation structure |
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