JPH0388336A - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- JPH0388336A JPH0388336A JP22502889A JP22502889A JPH0388336A JP H0388336 A JPH0388336 A JP H0388336A JP 22502889 A JP22502889 A JP 22502889A JP 22502889 A JP22502889 A JP 22502889A JP H0388336 A JPH0388336 A JP H0388336A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、バイポーラトランジスタの製造方法に関し、
特に多結晶半導体膜を利用して自己整合（セルファライ
ン）的にエミッタ領域とベース領域とを形成するバイポ
ーラトランジスタの製造方法に関する。
特に多結晶半導体膜を利用して自己整合（セルファライ
ン）的にエミッタ領域とベース領域とを形成するバイポ
ーラトランジスタの製造方法に関する。
［従来の技術］
ベース抵抗及びその接合容量を低減して高速のバイポー
ラトランジスタを製造する方法として、従来、ベース電
極の多結晶シリコン膜を拡散源としてグラフトベースを
自己整合的に形成する方法が知られている。
ラトランジスタを製造する方法として、従来、ベース電
極の多結晶シリコン膜を拡散源としてグラフトベースを
自己整合的に形成する方法が知られている。
第３図は従来のこの種のバイポーラトランジスタの製造
方法を説明するための半導体チップ断面図である。
方法を説明するための半導体チップ断面図である。
即ち、まず ｎ＋型埋込層２２及びその上に堆積された
ｎ型エピタキシャル層２３を有するシリコンからなるｐ
型半導体基板２１を、５ＩＯ２からなる絶縁分離層４で
素子形成領域毎に区画する。
ｎ型エピタキシャル層２３を有するシリコンからなるｐ
型半導体基板２１を、５ＩＯ２からなる絶縁分離層４で
素子形成領域毎に区画する。
次いで、ＳｌＯ，膜２５、ポリシリコン膜２６及び５ｉ
０２膜２７を順次形成した後、５ＩＯ１ａ膜２７の素子
形成領域部分に開口部を形成する。次に、ｐ型の不純物
を含有したポリシリコン膜２８をＳｔｏｗ膜２７膜上７
開口部の縁の下に形成し、ポリシリコン膜２８を拡散源
として自己整合的にエピタキシャル層２３の表面にグラ
フトベース領域２９を形成する。続いて、エミッタ・ベ
ース電極分離用の５ｔａＮ４膜３０を形成し、ｎ型エピ
タキシャル層２３の開口部表面にイオン注入法（Ｉ／Ｉ
法）等により、ｐ型不純物を導入して、ベース領域３１
を形成する。次にポリシリコン膜３２を成長させて、ｎ
型不純物をイオン注入法により導入してエミッタ領域３
３を形成する。
０２膜２７を順次形成した後、５ＩＯ１ａ膜２７の素子
形成領域部分に開口部を形成する。次に、ｐ型の不純物
を含有したポリシリコン膜２８をＳｔｏｗ膜２７膜上７
開口部の縁の下に形成し、ポリシリコン膜２８を拡散源
として自己整合的にエピタキシャル層２３の表面にグラ
フトベース領域２９を形成する。続いて、エミッタ・ベ
ース電極分離用の５ｔａＮ４膜３０を形成し、ｎ型エピ
タキシャル層２３の開口部表面にイオン注入法（Ｉ／Ｉ
法）等により、ｐ型不純物を導入して、ベース領域３１
を形成する。次にポリシリコン膜３２を成長させて、ｎ
型不純物をイオン注入法により導入してエミッタ領域３
３を形成する。
この方法によれば、自己整合的にグラフト・ベース領域
を形成することにより、ベース抵抗及びその接合容量の
低減を図ることができる。
を形成することにより、ベース抵抗及びその接合容量の
低減を図ることができる。
［発明が解決しようとする課題］
ところで、近年、バイポーラ・トランジスタの微細化に
伴って、エミ→り幅の狭いトランジスタと、エミツタ幅
の比較的広いトランジスタとの間でトランジスタの電流
増幅率（ｈ、、）に大きな差が生じたり、狭いエミツタ
幅のトランジスタの二宅ツタ抵抗が増大したり、またそ
のバラツキが太き（なる等の問題点が生じてきた。
伴って、エミ→り幅の狭いトランジスタと、エミツタ幅
の比較的広いトランジスタとの間でトランジスタの電流
増幅率（ｈ、、）に大きな差が生じたり、狭いエミツタ
幅のトランジスタの二宅ツタ抵抗が増大したり、またそ
のバラツキが太き（なる等の問題点が生じてきた。
これは、本発明者等の調査によれば、ポリシリコン膜３
２を成長させた後、ｎ型不純物をイオン注入法により導
入する際、エミツタ幅の狭いトランジスタの場合には、
開口部の底部に到達する不純物量がポリシリコンへの拡
散で消失されてしまうため、実際に単結晶基板に導入さ
れる不純物量が減少することに起因していることが判明
した。
２を成長させた後、ｎ型不純物をイオン注入法により導
入する際、エミツタ幅の狭いトランジスタの場合には、
開口部の底部に到達する不純物量がポリシリコンへの拡
散で消失されてしまうため、実際に単結晶基板に導入さ
れる不純物量が減少することに起因していることが判明
した。
本発明はかかる問題点に鑑みてなされたものであって、
エミツタ幅によるトランジスタの電気的特性のバラツキ
を防止して、バイポーラトランジスタを更に微細化、高
集積化及び高速化することが可能なバイポーラトランジ
スタの製造方法を提供することを目的とする。
エミツタ幅によるトランジスタの電気的特性のバラツキ
を防止して、バイポーラトランジスタを更に微細化、高
集積化及び高速化することが可能なバイポーラトランジ
スタの製造方法を提供することを目的とする。
［課題を解決するための手段］
本発明に係るバイポーラトランジスタの製造方法は、ベ
ース電極を構成する第１の多結晶半導体膜の一部を拡散
源として単結晶基板中に９己整合的にグラフトベース領
域を形成する工程と、前記グラフトベース領域によって
規定される部分にエミッタコンタクトのための開口部を
形成する工程と、少なくとも前記開口部にエミッタ電極
用の第２の多結晶半導体膜を形成する工程と、前記第２
の多結晶半導体膜の全面にエミッタ不純物拡散用のスピ
ンオングラスを塗布して平坦部では薄く段部では厚い不
純物ガラス層を形成する工程と、前記不純物ガラス層か
ら前記第２の多結晶半導体膜を介して前記単結晶基板へ
エミッタ不純物を拡散させてエミッタ領域を形成する熱
処理工程とを有することを特徴とする。
ース電極を構成する第１の多結晶半導体膜の一部を拡散
源として単結晶基板中に９己整合的にグラフトベース領
域を形成する工程と、前記グラフトベース領域によって
規定される部分にエミッタコンタクトのための開口部を
形成する工程と、少なくとも前記開口部にエミッタ電極
用の第２の多結晶半導体膜を形成する工程と、前記第２
の多結晶半導体膜の全面にエミッタ不純物拡散用のスピ
ンオングラスを塗布して平坦部では薄く段部では厚い不
純物ガラス層を形成する工程と、前記不純物ガラス層か
ら前記第２の多結晶半導体膜を介して前記単結晶基板へ
エミッタ不純物を拡散させてエミッタ領域を形成する熱
処理工程とを有することを特徴とする。
［作用］
本発明によれば、不純物がドープされたスピンオングラ
スを半導体基板に平坦部では薄く、また段部では厚くな
るように塗布して不純物ガラス層を形成し、これをエミ
ッタの不純物拡散源として使用するようにしたので、エ
ミッタ開口部の幅が微細で狭い場合、即ちアスペクト比
が大きい場合でも、エミッタ領域に十分な濃度の不純物
を導入することができる。このため、電流増幅率（ｈ
ｐｇ）のバラツキ並びにエミッタ抵抗の増大及びバラツ
キを十分に防止することができる。これにより、バイポ
ーラトランジスタの微細化、高集積化及び高速化を図る
ことができる。
スを半導体基板に平坦部では薄く、また段部では厚くな
るように塗布して不純物ガラス層を形成し、これをエミ
ッタの不純物拡散源として使用するようにしたので、エ
ミッタ開口部の幅が微細で狭い場合、即ちアスペクト比
が大きい場合でも、エミッタ領域に十分な濃度の不純物
を導入することができる。このため、電流増幅率（ｈ
ｐｇ）のバラツキ並びにエミッタ抵抗の増大及びバラツ
キを十分に防止することができる。これにより、バイポ
ーラトランジスタの微細化、高集積化及び高速化を図る
ことができる。
［実施例コ
以下、添付の図面を参照して本発明の実施例について説
明する。
明する。
第１図（ａ）乃至（ｍ）は本発明の第１の実施例に係る
バイポーラトランジスタの製造方法を工程順に示した図
である。
バイポーラトランジスタの製造方法を工程順に示した図
である。
まず、第１図（ａ）に示すように、ｎ０型埋込履２及び
その上に０．５〜１．０μｍ程度堆積されたｎ型エピタ
キシャル層３を有するシリコンからなるｐ型半導体基板
１を、Ｓｔｏｗからなる絶縁分離層４とｐｎ接合とで絶
縁分離して、素子形成領域に区画する。次いで、熱酸化
又は気相成長法により１０００〜３００Ｇ入の第１の５
ｉｎｓ膜５を形成し、その上に、減圧ＣＶＤ法等により
、１０００〜４０００λの第１のポリシリコン膜６を形
成した後、イオン注入法又は熱拡散法によりボロンを導
入する。次に、ポリシリコン膜６の不要部分を選択的に
除去又は熱酸化により酸化膜へ転換した後、ＣＶＤ又は
減圧ＣＶＤ法ニヨリ、５０Ｇ−１５００Ａ（７）第１の
５ｉａＮ４膜７．１０００〜３０００大の第２の５ｔｏ
Ｉａ膜８及び５００〜１５００λの第２のＳｉ３Ｎ４膜
９を順次形成する。
その上に０．５〜１．０μｍ程度堆積されたｎ型エピタ
キシャル層３を有するシリコンからなるｐ型半導体基板
１を、Ｓｔｏｗからなる絶縁分離層４とｐｎ接合とで絶
縁分離して、素子形成領域に区画する。次いで、熱酸化
又は気相成長法により１０００〜３００Ｇ入の第１の５
ｉｎｓ膜５を形成し、その上に、減圧ＣＶＤ法等により
、１０００〜４０００λの第１のポリシリコン膜６を形
成した後、イオン注入法又は熱拡散法によりボロンを導
入する。次に、ポリシリコン膜６の不要部分を選択的に
除去又は熱酸化により酸化膜へ転換した後、ＣＶＤ又は
減圧ＣＶＤ法ニヨリ、５０Ｇ−１５００Ａ（７）第１の
５ｉａＮ４膜７．１０００〜３０００大の第２の５ｔｏ
Ｉａ膜８及び５００〜１５００λの第２のＳｉ３Ｎ４膜
９を順次形成する。
次に、第１図（ｂ）に示すように、エミッタ部位に位置
する前記第２の５ｉａＮ４膜８、第２の５ｉｎ２膜８、
第１のＳｉ３Ｎ４膜７及び第１のポリシリコン膜６を順
次異方性ドライエツチング法により開口する。
する前記第２の５ｉａＮ４膜８、第２の５ｉｎ２膜８、
第１のＳｉ３Ｎ４膜７及び第１のポリシリコン膜６を順
次異方性ドライエツチング法により開口する。
次いで、第１図（Ｃ）に示すように、基板全面に第３の
Ｓｉ３Ｎ４膜１０を形成した後、異方性ドライエツチン
グによるエッチバック法により開口部の側壁部分の５ｉ
ａＮ４膜１０を残す。
Ｓｉ３Ｎ４膜１０を形成した後、異方性ドライエツチン
グによるエッチバック法により開口部の側壁部分の５ｉ
ａＮ４膜１０を残す。
続いて、第１図（ｄ）に示すよつに、ウェットエツチン
グ法により、第１の５ｔｏ１１膜５の上記開口部の部分
をエツチングすると共に、第１のポリシリコン膜６の開
口部の縁の下側に位置する部分をサイドエツチングし、
このサイドエツチングにより除去された部分に２０００
〜４０００λの第２のポリシリコン膜１１を形成する。
グ法により、第１の５ｔｏ１１膜５の上記開口部の部分
をエツチングすると共に、第１のポリシリコン膜６の開
口部の縁の下側に位置する部分をサイドエツチングし、
このサイドエツチングにより除去された部分に２０００
〜４０００λの第２のポリシリコン膜１１を形成する。
次に、第１のポリシリコン膜８から第２のポリシリコン
膜１１へ適量のボロンを拡散させ、更に、上記ボロンが
拡散された部分以外を、ＫＯＨ又はヒドラジン溶液等を
使用した異方性エツチングによって除去する。
膜１１へ適量のボロンを拡散させ、更に、上記ボロンが
拡散された部分以外を、ＫＯＨ又はヒドラジン溶液等を
使用した異方性エツチングによって除去する。
これにより、ポリシリコン膜１１を拡散源として自己整
合的にｎ型エピタキシャル履３の表面にグラフトベース
領域１２を形成する。
合的にｎ型エピタキシャル履３の表面にグラフトベース
領域１２を形成する。
次いで、第１図（ｅ）に示すように、熱酸化法により開
口部表面にエミッタ・ベース分離用の２００〜ＳＯＯλ
の第３の５ｉＯＱ膜１３を形成した後、イオン注入を行
ってベース領域１５を形成する。
口部表面にエミッタ・ベース分離用の２００〜ＳＯＯλ
の第３の５ｉＯＱ膜１３を形成した後、イオン注入を行
ってベース領域１５を形成する。
続いて、第１図（ｆ）に示すように、基板全面にＳＯＯ
〜、１５００大の第４のＳｉｆｌＮｍ膜１４を形成した
後、異方性ドライエツチングによるエッチバック法によ
り、開口部の側面に５１３Ｎ４膜１４の側壁を形成する
と共に、第３のＳｉＯ２膜１３膜間３してエミッタコン
タクトを形成する。
〜、１５００大の第４のＳｉｆｌＮｍ膜１４を形成した
後、異方性ドライエツチングによるエッチバック法によ
り、開口部の側面に５１３Ｎ４膜１４の側壁を形成する
と共に、第３のＳｉＯ２膜１３膜間３してエミッタコン
タクトを形成する。
次に、第１図（ｇ）に示すように、基板全面に２０００
〜４０００λの第３のポリシリコン膜１６を形成する。
〜４０００λの第３のポリシリコン膜１６を形成する。
このとき、第１図（ｈ）に示すように、エミッタ開口部
が狭い部分と、第１図（ｉ）に示すように、エミッタ開
口部が広い部分とでは、ポリシリコン膜１６によって形
成される凹部の底面積の差がエミッタ開口部の面積の差
以上に異なっていることが明らかである。
が狭い部分と、第１図（ｉ）に示すように、エミッタ開
口部が広い部分とでは、ポリシリコン膜１６によって形
成される凹部の底面積の差がエミッタ開口部の面積の差
以上に異なっていることが明らかである。
そこで、次に、第１図（ｊ）（エミッタ開口部が狭い場
合）及び第１図（ｋ）（エミッタ開口部が広い場合）に
示すように、塗布法により、基板全面にヒ素又はアンチ
モン入りのスピンオングラスを塗布して不純物ガラス層
１７を形成する。この際、塗布厚さは、平坦部で数百λ
、段部で数千λとなるように条件を設定する。従って、
図示の如く、エミッタ開口部の狭い幅のパターン部には
厚く、エミッタ開口部の広い幅のパターン部には薄く不
純物ガラス層１７が形成される。
合）及び第１図（ｋ）（エミッタ開口部が広い場合）に
示すように、塗布法により、基板全面にヒ素又はアンチ
モン入りのスピンオングラスを塗布して不純物ガラス層
１７を形成する。この際、塗布厚さは、平坦部で数百λ
、段部で数千λとなるように条件を設定する。従って、
図示の如く、エミッタ開口部の狭い幅のパターン部には
厚く、エミッタ開口部の広い幅のパターン部には薄く不
純物ガラス層１７が形成される。
次に、第１図（１）、（ｍ）に示すように、不純物ガラ
ス層１７から第３のポリシリコン膜１６を介して単結晶
基板中にヒ素又はアンチモンを拡散させ、エミッタ領域
１８を形成する。この場合、不純物ガラス層１７の塗布
厚さは、段部の方が平坦部よりも厚いので、第１図（１
）に示すように、エミッタ開口部が狭い場合でも、エミ
ッタ領域として十分な濃度のｎ型不純物を導入すること
ができる。
ス層１７から第３のポリシリコン膜１６を介して単結晶
基板中にヒ素又はアンチモンを拡散させ、エミッタ領域
１８を形成する。この場合、不純物ガラス層１７の塗布
厚さは、段部の方が平坦部よりも厚いので、第１図（１
）に示すように、エミッタ開口部が狭い場合でも、エミ
ッタ領域として十分な濃度のｎ型不純物を導入すること
ができる。
第２図は、本発明の第２の実施例に係るバイポーラトラ
ンジスタの製造方法を示す図で、同図（ａ）はエミッタ
開口部が狭い場合、同図（ｂ）はエミッタ開口部が広い
場合を夫々示している。
ンジスタの製造方法を示す図で、同図（ａ）はエミッタ
開口部が狭い場合、同図（ｂ）はエミッタ開口部が広い
場合を夫々示している。
この実施例では、塗布法によってスピンオングラスによ
る不純物ガラス層１７を形成した後、上記ガラス層に異
方性エッチバックを行って、エミッタ開口部の狭い部分
には不純物ガラス層１７を残し、広い部分には開口底部
の隅部にのみ不純物ガラス層１７を残した上で、イオン
注入法により、全面にヒ素等の注入を行うよろにしてい
る。
る不純物ガラス層１７を形成した後、上記ガラス層に異
方性エッチバックを行って、エミッタ開口部の狭い部分
には不純物ガラス層１７を残し、広い部分には開口底部
の隅部にのみ不純物ガラス層１７を残した上で、イオン
注入法により、全面にヒ素等の注入を行うよろにしてい
る。
この実施例では、イオン注入と塗布法とを併用すること
により、若干プロセスは増加するものの、狭い幅のエミ
ッタと広い幅のエミッタの濃度コントロールを別々に実
施することができるため、製造条件の設定が容易になる
という効果を奏する。
により、若干プロセスは増加するものの、狭い幅のエミ
ッタと広い幅のエミッタの濃度コントロールを別々に実
施することができるため、製造条件の設定が容易になる
という効果を奏する。
［発明の効果コ
以上説明したように、本発明は、セルファラインを使用
したバイポーラトランジスタの製造方法において、不純
物がドープされたスピンオングラスを半導体基板に塗布
して平坦部では薄く、また段部では厚くなるように不純
物ガラス層を形成し、これをエミッタの不純物拡散源と
して使用するようにしたので、エミッタ開口部の幅が微
細で狭い場合でも、エミッタ領域に十分な濃度の不純物
を導入することができる。このため、電流増幅率（ｈ
ＦＥ）のバラツキ及びエミッタ抵抗の増大を十分に防止
することができる。
したバイポーラトランジスタの製造方法において、不純
物がドープされたスピンオングラスを半導体基板に塗布
して平坦部では薄く、また段部では厚くなるように不純
物ガラス層を形成し、これをエミッタの不純物拡散源と
して使用するようにしたので、エミッタ開口部の幅が微
細で狭い場合でも、エミッタ領域に十分な濃度の不純物
を導入することができる。このため、電流増幅率（ｈ
ＦＥ）のバラツキ及びエミッタ抵抗の増大を十分に防止
することができる。
従って、本発明によればバイポーラトランジスタを更に
微細化、高集積化及び高速化することができるという効
果を奏する。
微細化、高集積化及び高速化することができるという効
果を奏する。
第１図（ａ）乃至（ｍ）は本発明の第１の実施例に係る
バイポーラトランジスタの製造方法を工程順に示す断面
図、第２図（ａ）及び（ｂ）は本発明の第２の実施例に
係るバイポーラトランジスタの製造方法を説明するため
の断面図、第３図は従来のバイポーラトランジスタの製
造方法を説明するための断面図である。 １．２１；ｐ型半導体基板、２ｔ ２２；１”型埋込層
、３．２３；ｎ型エピタキシャル層、４゜２４；絶縁分
離層、５，８，１３，２５，２７；Ｓ ｉ ｏｓ膜、８
．１１．１８．２８．２Ｂ、３２；ポリシリコン膜、７
．９．１０．１４．３０；５ｉｒｓＮ４膜、１２，２９
；グラフトベース領域、１５．３１；ベース領域、１７
：不純物ガラス層、１８．３３；エミッタ領域
バイポーラトランジスタの製造方法を工程順に示す断面
図、第２図（ａ）及び（ｂ）は本発明の第２の実施例に
係るバイポーラトランジスタの製造方法を説明するため
の断面図、第３図は従来のバイポーラトランジスタの製
造方法を説明するための断面図である。 １．２１；ｐ型半導体基板、２ｔ ２２；１”型埋込層
、３．２３；ｎ型エピタキシャル層、４゜２４；絶縁分
離層、５，８，１３，２５，２７；Ｓ ｉ ｏｓ膜、８
．１１．１８．２８．２Ｂ、３２；ポリシリコン膜、７
．９．１０．１４．３０；５ｉｒｓＮ４膜、１２，２９
；グラフトベース領域、１５．３１；ベース領域、１７
：不純物ガラス層、１８．３３；エミッタ領域
Claims (1)
- （１）ベース電極を構成する第１の多結晶半導体膜の一
部を拡散源として単結晶基板中に自己整合的にグラフト
ベース領域を形成する工程と、前記グラフトベース領域
によって規定される部分にエミッタコンタクトのための
開口部を形成する工程と、少なくとも前記開口部にエミ
ッタ電極用の第２の多結晶半導体膜を形成する工程と、
前記第２の多結晶半導体膜の全面にエミッタ不純物拡散
用のスピンオングラスを塗布して平坦部では薄く段部で
は厚い不純物ガラス層を形成する工程と、前記不純物ガ
ラス層から前記第２の多結晶半導体膜を介して前記単結
晶基板へエミッタ不純物を拡散させてエミッタ領域を形
成する熱処理工程とを有することを特徴とするバイポー
ラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22502889A JPH0388336A (ja) | 1989-08-31 | 1989-08-31 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22502889A JPH0388336A (ja) | 1989-08-31 | 1989-08-31 | バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0388336A true JPH0388336A (ja) | 1991-04-12 |
Family
ID=16822934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22502889A Pending JPH0388336A (ja) | 1989-08-31 | 1989-08-31 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0388336A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100371077B1 (ko) * | 1995-02-23 | 2003-06-19 | 텍사스 인스트루먼츠 인코포레이티드 | 패터닝된베이스링크를갖는더블폴리실리콘bjt를위한적층형장벽-확산소스및에칭정지층 |
-
1989
- 1989-08-31 JP JP22502889A patent/JPH0388336A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100371077B1 (ko) * | 1995-02-23 | 2003-06-19 | 텍사스 인스트루먼츠 인코포레이티드 | 패터닝된베이스링크를갖는더블폴리실리콘bjt를위한적층형장벽-확산소스및에칭정지층 |
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