JPH0618185B2 - 半導体装置における微細孔の形成方法および半導体装置の製造方法 - Google Patents
半導体装置における微細孔の形成方法および半導体装置の製造方法Info
- Publication number
- JPH0618185B2 JPH0618185B2 JP16293584A JP16293584A JPH0618185B2 JP H0618185 B2 JPH0618185 B2 JP H0618185B2 JP 16293584 A JP16293584 A JP 16293584A JP 16293584 A JP16293584 A JP 16293584A JP H0618185 B2 JPH0618185 B2 JP H0618185B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- silicon film
- mask
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】 ［技術分野］ この発明は、一般に半導体装置の製造技術に関し、特
に、半導体装置においてサブミクロンオーダの幅をもつ
微細孔を形成する方法、およびそれを利用した半導体装
置の製造方法に関する。
に、半導体装置においてサブミクロンオーダの幅をもつ
微細孔を形成する方法、およびそれを利用した半導体装
置の製造方法に関する。
［背景技術］ 半導体製造技術としてホトリソグラフィにおいては、ホ
トレジストパターンに±０．５μｍ程度の寸法バラツキ
が生ずるため、たとえばベースやエミッタの開口寸法を
１μｍ以下に設定することは困難であった。このような
微細孔形成の寸法限界は素子寸法の小型化の限界となっ
て現われ、集積度の向上の妨げとなっていた。
トレジストパターンに±０．５μｍ程度の寸法バラツキ
が生ずるため、たとえばベースやエミッタの開口寸法を
１μｍ以下に設定することは困難であった。このような
微細孔形成の寸法限界は素子寸法の小型化の限界となっ
て現われ、集積度の向上の妨げとなっていた。
［発明の目的］ この発明の目的は、サブミクロンオーダの幅をもつ微細
孔を制御性良く形成することが可能な微細孔の形成方法
を提供することにある。
孔を制御性良く形成することが可能な微細孔の形成方法
を提供することにある。
また、この発明の別の目的は、集積度をより向上させる
ことが可能な製造技術を提供することにある。
ことが可能な製造技術を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
［発明の概要］ ここに開示される発明のうち代表的なものの概要を簡単
に説明すれば、下記のとおりである。
に説明すれば、下記のとおりである。
すなわち、微細孔を形成すべき絶縁膜上に、ノンドープ
の第１の多結晶シリコン膜とシリコンナイトライド膜な
どの堆積膜と第２の多結晶シリコン膜とを順次形成し、
前記第２の多結晶シリコン膜をパターニングした後、そ
の表面を酸化することによって、内部に非酸化の第２の
多結晶シリコンの残した状態で酸化膜を形成し、この酸
化膜の膜厚に対応する幅の微細な間隙を前記第１の多結
晶シリコン膜に形成して、前記絶縁膜に微細孔を形成す
る。
の第１の多結晶シリコン膜とシリコンナイトライド膜な
どの堆積膜と第２の多結晶シリコン膜とを順次形成し、
前記第２の多結晶シリコン膜をパターニングした後、そ
の表面を酸化することによって、内部に非酸化の第２の
多結晶シリコンの残した状態で酸化膜を形成し、この酸
化膜の膜厚に対応する幅の微細な間隙を前記第１の多結
晶シリコン膜に形成して、前記絶縁膜に微細孔を形成す
る。
［実施例］ 第１図〜第４図はこの発明の一実施例を示す工程断面図
で、シリコン半導体基体１の表面を被う下地膜であるシ
リコン酸化膜（ＳｉＯ２）２およびシリコンナイトライ
ド膜（Ｓｉ３Ｎ４）３に微細孔を形成する工程を示す。
で、シリコン半導体基体１の表面を被う下地膜であるシ
リコン酸化膜（ＳｉＯ２）２およびシリコンナイトライ
ド膜（Ｓｉ３Ｎ４）３に微細孔を形成する工程を示す。
（第１図を参照して） シリコン半導体基体１は、図示されていないが、Ｐ型シ
リコン基板の表面にＮ＋型の押込み層を有し、その上に
Ｎ−型のエピタキシャル層を有する公知のものである。
このような基体１の表面に、ＳｉＯ２膜２およびＳｉ３
Ｎ４膜３からなる絶縁性の下地膜が形成されている。
リコン基板の表面にＮ＋型の押込み層を有し、その上に
Ｎ−型のエピタキシャル層を有する公知のものである。
このような基体１の表面に、ＳｉＯ２膜２およびＳｉ３
Ｎ４膜３からなる絶縁性の下地膜が形成されている。
このような下地膜に微細孔を形成するために、この下地
膜の上にノンドープの第１の多結晶シリコン膜４と耐酸
化性のシリコンナイトライド膜（Ｓｉ３Ｎ４）５と第２
の多結晶シリコ膜６とを化学的気相成長技術（ＣＶＤ技
術）により順次形成する。第１の多結晶シリコン膜４は
下地膜のエッチングに対するマスクとなるもので、その
厚さ、不純物の選択的導入の際のまわり込み量を少なく
するという観点から厚すぎないことが望ましく、本例で
は第２の多結晶シリコ膜６と同等もしくはそれより幾分
薄く形成される。Ｓｉ３Ｎ４膜５は、第１の多結晶シリ
コン膜４のエッチングに対するマスクとなると共に、第
２の多結晶シリコン膜６の酸化工程で酸化が第１の多結
晶シリコン膜４に及ぶのを防止する。第２の多結晶シリ
コン膜６はノンドープもしくはＮ型不純物を含有してお
り、その膜厚は、酸化工程での酸化およびＳｉ３Ｎ４膜
５のエッチングに対するマスクとなることなどを考慮し
て定められ、本例では３００ｎｍである。
膜の上にノンドープの第１の多結晶シリコン膜４と耐酸
化性のシリコンナイトライド膜（Ｓｉ３Ｎ４）５と第２
の多結晶シリコ膜６とを化学的気相成長技術（ＣＶＤ技
術）により順次形成する。第１の多結晶シリコン膜４は
下地膜のエッチングに対するマスクとなるもので、その
厚さ、不純物の選択的導入の際のまわり込み量を少なく
するという観点から厚すぎないことが望ましく、本例で
は第２の多結晶シリコ膜６と同等もしくはそれより幾分
薄く形成される。Ｓｉ３Ｎ４膜５は、第１の多結晶シリ
コン膜４のエッチングに対するマスクとなると共に、第
２の多結晶シリコン膜６の酸化工程で酸化が第１の多結
晶シリコン膜４に及ぶのを防止する。第２の多結晶シリ
コン膜６はノンドープもしくはＮ型不純物を含有してお
り、その膜厚は、酸化工程での酸化およびＳｉ３Ｎ４膜
５のエッチングに対するマスクとなることなどを考慮し
て定められ、本例では３００ｎｍである。
このような３層のマスク層を形成した後、最上層の第２
の多結晶シリコン膜６をパターニングして、たとえばバ
イポーラ型の半導体装置であればベースおよびエミッタ
を形成すべき部分上に、第２の多結晶シリコン膜６を残
存させる。第２の多結晶シリコン膜６のパターニング
は、たとえば異方性の反応性イオンエッチングを用い
る。第１図はそのパターニングを終えた後の状態を示し
ている。残される第２の多結晶シリコン膜６の幅は、た
とえば１μｍ程度近くにすることが可能である。
の多結晶シリコン膜６をパターニングして、たとえばバ
イポーラ型の半導体装置であればベースおよびエミッタ
を形成すべき部分上に、第２の多結晶シリコン膜６を残
存させる。第２の多結晶シリコン膜６のパターニング
は、たとえば異方性の反応性イオンエッチングを用い
る。第１図はそのパターニングを終えた後の状態を示し
ている。残される第２の多結晶シリコン膜６の幅は、た
とえば１μｍ程度近くにすることが可能である。
（第２図を参照して） 次に、パターニングされた第２の多結晶シリコン膜６を
酸化する。この場合、Ｓｉ３Ｎ４膜５が酸化に対するマ
スクとして機能することは勿論である。こうした酸化に
よって、第２の多結晶シリコン６は、表面が酸化膜６ｂ
で被われ内部に非酸化部分６ａが残る。非酸化部分６ａ
はその下のＳｉ３Ｎ４膜５のエッチングの際のマスクと
なるもので、その厚さは本例では１５０ｎｍ程度であ
る。酸化膜６ｂは、その膜厚が下地膜に形成される微細
孔の幅を決定すると共に、第１の多結晶シリコン膜４に
対する不純物導入の際のマスクとなる。微細孔の幅を決
定する酸化膜６ｂの膜厚は、酸化処理の制御性で決まる
ので、ホトリソグラフィの場合と比較しても一桁以上の
高い精度で制御することができる。したがって、たとえ
ばサイドエッチングを利用して微細孔を形成する場合に
比べて制御性良くしかも高精度にコントロールすること
ができる。本例では、酸化膜６ｂの膜圧は３００ｎｍで
あり、したがって幅０．３μｍの微細孔が形成されるこ
とになる。なお、第２の多結晶シリコン膜６にＮ型不純
物をドープしている場合には、酸化速度を上げることが
できるので、製造効率の向上を期待することができる。
酸化する。この場合、Ｓｉ３Ｎ４膜５が酸化に対するマ
スクとして機能することは勿論である。こうした酸化に
よって、第２の多結晶シリコン６は、表面が酸化膜６ｂ
で被われ内部に非酸化部分６ａが残る。非酸化部分６ａ
はその下のＳｉ３Ｎ４膜５のエッチングの際のマスクと
なるもので、その厚さは本例では１５０ｎｍ程度であ
る。酸化膜６ｂは、その膜厚が下地膜に形成される微細
孔の幅を決定すると共に、第１の多結晶シリコン膜４に
対する不純物導入の際のマスクとなる。微細孔の幅を決
定する酸化膜６ｂの膜厚は、酸化処理の制御性で決まる
ので、ホトリソグラフィの場合と比較しても一桁以上の
高い精度で制御することができる。したがって、たとえ
ばサイドエッチングを利用して微細孔を形成する場合に
比べて制御性良くしかも高精度にコントロールすること
ができる。本例では、酸化膜６ｂの膜圧は３００ｎｍで
あり、したがって幅０．３μｍの微細孔が形成されるこ
とになる。なお、第２の多結晶シリコン膜６にＮ型不純
物をドープしている場合には、酸化速度を上げることが
できるので、製造効率の向上を期待することができる。
第２の多結晶シリコン膜６を酸化した後、酸化膜６ｂを
マスクとして、イオン打込み技術によりＰ型不純物であ
るボロンを第１の多結晶シリコン膜４に導入する。これ
により、第２の多結晶シリコン膜６の直下にノンドープ
部分４ａが、他の部分にドープ部分４ｂが、それぞれ形
成される。
マスクとして、イオン打込み技術によりＰ型不純物であ
るボロンを第１の多結晶シリコン膜４に導入する。これ
により、第２の多結晶シリコン膜６の直下にノンドープ
部分４ａが、他の部分にドープ部分４ｂが、それぞれ形
成される。
（第３図を参照して） 次に、第２の多結晶シリコン膜６の表面酸化により形成
された酸化膜６ｂをエッチング除去し、この結果露出す
る非酸化部分６ａをマスクとして、たとえば異方性の反
応性イオンエッチングを用いてＳｉ３Ｎ４膜５をエッチ
ングし、非酸化部分６ａ以外のＳｉ３Ｎ４を除去する。
された酸化膜６ｂをエッチング除去し、この結果露出す
る非酸化部分６ａをマスクとして、たとえば異方性の反
応性イオンエッチングを用いてＳｉ３Ｎ４膜５をエッチ
ングし、非酸化部分６ａ以外のＳｉ３Ｎ４を除去する。
（第４図を参照して） 次に、残存するＳｉ３Ｎ４膜５をマスクとしかつ不純物
濃度差によるエッチングレートのちがいを利用して、第
１の多結晶シリコン膜４に、残存するＳｉ３Ｎ４膜５の
エッジとノンドープ部分４ａ・ドープ部分４ｂの境界と
で規制される微細な間隙７ａ，７ｂを形成する。この場
合のエッチングは選択性の高いドライエッチングかウエ
ットエッチングで行ない、微細な間隙７ａ，７ｂの形成
と同時に第２の多結晶シリコン膜６の非酸化部分６ａを
除去する。ついで、非酸化部分６ａの下のＳｉ３Ｎ４膜
５を取り除き、第１の多結晶シリコン膜４の残存するノ
ンドープ部分４ａを露出させる。このようにして第１の
多結晶シリコン４に形成された微細た間隙７ａ，７ｂ
は、第２の多結晶シリコン膜６の表面酸化により形成さ
れた酸化膜６ｂの膜厚に対応する幅を有し、本例では
０．３μｍとなる。
濃度差によるエッチングレートのちがいを利用して、第
１の多結晶シリコン膜４に、残存するＳｉ３Ｎ４膜５の
エッジとノンドープ部分４ａ・ドープ部分４ｂの境界と
で規制される微細な間隙７ａ，７ｂを形成する。この場
合のエッチングは選択性の高いドライエッチングかウエ
ットエッチングで行ない、微細な間隙７ａ，７ｂの形成
と同時に第２の多結晶シリコン膜６の非酸化部分６ａを
除去する。ついで、非酸化部分６ａの下のＳｉ３Ｎ４膜
５を取り除き、第１の多結晶シリコン膜４の残存するノ
ンドープ部分４ａを露出させる。このようにして第１の
多結晶シリコン４に形成された微細た間隙７ａ，７ｂ
は、第２の多結晶シリコン膜６の表面酸化により形成さ
れた酸化膜６ｂの膜厚に対応する幅を有し、本例では
０．３μｍとなる。
次に、微細な間隙７ａ，７ｂが形成された第１の多結晶
シリコン膜４をマスクとして、下地膜のうちのＳｉ３Ｎ
４膜３をエッチング除去する。ついで、残存する第１の
多結晶シリコン膜４のノンドープ部分４ａを、不純物濃
度差によるエッチングレートのちがいを利用して取り除
いた後、Ｓｉ３Ｎ４膜３をマスクとしてＳｉＯ２膜２を
選択エッチングして、下地膜に微細孔８ａ，８ｂを形成
する。この微細孔８ａ，８ｂは本例では０．３μｍの幅
を有し、後述の具体的実施例で述べるようにこれらはベ
ースの開口となる。なお、エミッタの開口については、
微細孔８ａと８ｂの間のＳｉ３Ｎ４膜３およびその下の
ＳｉＯ２膜２を通して形成される。
シリコン膜４をマスクとして、下地膜のうちのＳｉ３Ｎ
４膜３をエッチング除去する。ついで、残存する第１の
多結晶シリコン膜４のノンドープ部分４ａを、不純物濃
度差によるエッチングレートのちがいを利用して取り除
いた後、Ｓｉ３Ｎ４膜３をマスクとしてＳｉＯ２膜２を
選択エッチングして、下地膜に微細孔８ａ，８ｂを形成
する。この微細孔８ａ，８ｂは本例では０．３μｍの幅
を有し、後述の具体的実施例で述べるようにこれらはベ
ースの開口となる。なお、エミッタの開口については、
微細孔８ａと８ｂの間のＳｉ３Ｎ４膜３およびその下の
ＳｉＯ２膜２を通して形成される。
次に、第５図〜第７図を用いて半導体装置への具体的な
実施例について説明する。第５図〜第７図はバイポーラ
型半導体装置の製造工程断面図を示す。
実施例について説明する。第５図〜第７図はバイポーラ
型半導体装置の製造工程断面図を示す。
この実施例では、パターニングされた第２の多結晶シリ
コン膜の酸化による酸化膜の幅内にベースとエミッタの
開口が形成されるもので、ベース−エミッタ間隔を小さ
くすることができ、素子寸法のより小型化およびベース
抵抗の低減ならびに寄生容量の低減を図ることができ、
高集積度かつ高速な半導体装置を製造することができ
る。
コン膜の酸化による酸化膜の幅内にベースとエミッタの
開口が形成されるもので、ベース−エミッタ間隔を小さ
くすることができ、素子寸法のより小型化およびベース
抵抗の低減ならびに寄生容量の低減を図ることができ、
高集積度かつ高速な半導体装置を製造することができ
る。
（第５図を参照して） シリコン半導体基体１は、前述したように、Ｐ型シリコ
ン基板１０１の表面にＮ＋型の埋込み層１０２を有し、
その上にＮ−型のエピタキシャル層１０３を有してい
る。エピタキシャル層１０３は、素子分離用の厚い酸化
膜２０１で素子形成領域毎に分離されており、その表面
に薄い酸化膜（ＳｉＯ２）２を有している。
ン基板１０１の表面にＮ＋型の埋込み層１０２を有し、
その上にＮ−型のエピタキシャル層１０３を有してい
る。エピタキシャル層１０３は、素子分離用の厚い酸化
膜２０１で素子形成領域毎に分離されており、その表面
に薄い酸化膜（ＳｉＯ２）２を有している。
まず、厚い酸化膜２０１で分離されている素子形成領域
のうちのコレクタ取出し部にリンをイオン打込みしてＮ
＋型のコレクタ引上げ部１０４を形成した後、ＣＶＤ法
によって全表面にＳｉ３Ｎ４膜３を形成し、ついで、第
１図〜第４図の工程にしたがって、ベースおよびエミッ
タを形成すべき素子形成領域に微細なベースの開口８ａ
および８ｂを形成する。
のうちのコレクタ取出し部にリンをイオン打込みしてＮ
＋型のコレクタ引上げ部１０４を形成した後、ＣＶＤ法
によって全表面にＳｉ３Ｎ４膜３を形成し、ついで、第
１図〜第４図の工程にしたがって、ベースおよびエミッ
タを形成すべき素子形成領域に微細なベースの開口８ａ
および８ｂを形成する。
（第６図を参照して） 次に、第１の多結晶シリコン膜４のドープ部分４ｂを選
択的にエッチングしてその周辺の不要部分を除去した
後、全表面にノンドープのもしくは第１の多結晶シリコ
ン膜４よりも低い不純物濃度の第３の多結晶シリコン膜
９をＣＶＤ法により形成する。なお、第１の多結晶シリ
コン膜４の選択エッチにおいては、マスクの一端が分離
酸化膜２０１上に位置するようにすれば良く、そのマス
ク合わせ等は非常に容易である。第３の多結晶シリコン
膜９を形成した後、熱処理（アニール）を施すことによ
り、第１の多結晶シリコン膜４のドープ部分４ｂから第
３の多結晶シリコ膜９内にボロンを拡散させ、第３の多
結晶シリコン膜９にドープ部分９ａ（実線部分）とノン
ドープ部分９ｂ（破線部分）を形成すると共に、微細孔
８ａおよび８ｂを通して基体１のエピタキシャル層１０
３の表面にＰ＋型のグラフトベース領域１０ａ，１０ｂ
を形成する。ついで、不純物濃度差によりエッチングレ
ートのちがいを利用して第３の多結晶シリコン膜９を選
択的に除去し、実線で示すドープ部分９ａのみを残存さ
せることによって、ベース引出し電極を形成すると共
に、エミッタの開口を形成すべきＳｉ３Ｎ４膜３の部分
を露出させる。
択的にエッチングしてその周辺の不要部分を除去した
後、全表面にノンドープのもしくは第１の多結晶シリコ
ン膜４よりも低い不純物濃度の第３の多結晶シリコン膜
９をＣＶＤ法により形成する。なお、第１の多結晶シリ
コン膜４の選択エッチにおいては、マスクの一端が分離
酸化膜２０１上に位置するようにすれば良く、そのマス
ク合わせ等は非常に容易である。第３の多結晶シリコン
膜９を形成した後、熱処理（アニール）を施すことによ
り、第１の多結晶シリコン膜４のドープ部分４ｂから第
３の多結晶シリコ膜９内にボロンを拡散させ、第３の多
結晶シリコン膜９にドープ部分９ａ（実線部分）とノン
ドープ部分９ｂ（破線部分）を形成すると共に、微細孔
８ａおよび８ｂを通して基体１のエピタキシャル層１０
３の表面にＰ＋型のグラフトベース領域１０ａ，１０ｂ
を形成する。ついで、不純物濃度差によりエッチングレ
ートのちがいを利用して第３の多結晶シリコン膜９を選
択的に除去し、実線で示すドープ部分９ａのみを残存さ
せることによって、ベース引出し電極を形成すると共
に、エミッタの開口を形成すべきＳｉ３Ｎ４膜３の部分
を露出させる。
（第７図を参照して） 次に、第１の多結晶シリコン膜４のドープ部分４ｂと第
３の多結晶シリコン膜９のドープ部分９ａとによって形
成されるベース電極取出し部分１１の表面に酸化膜１２
を形成し、この酸化膜１２をマスクとして、下地膜であ
るＳｉ３Ｎ４膜３とその下のＳｉＯ２膜２を選択的に除
去して、エミッタの開口１３とコレクタのコンタクト穴
１４を形成する。酸化膜１２は基体表面のＳｉＯ２膜２
に比べて十分厚く、基体表面のＳｉＯ２膜２が完全に除
去されても絶縁上十分な厚さが確保できるようになって
いる。
３の多結晶シリコン膜９のドープ部分９ａとによって形
成されるベース電極取出し部分１１の表面に酸化膜１２
を形成し、この酸化膜１２をマスクとして、下地膜であ
るＳｉ３Ｎ４膜３とその下のＳｉＯ２膜２を選択的に除
去して、エミッタの開口１３とコレクタのコンタクト穴
１４を形成する。酸化膜１２は基体表面のＳｉＯ２膜２
に比べて十分厚く、基体表面のＳｉＯ２膜２が完全に除
去されても絶縁上十分な厚さが確保できるようになって
いる。
このようにして形成されたエミッタの開口１３の部分
に、ＣＶＤ法およびホトリソグラフィ技術によってノン
ドープの多結晶シリコン膜１５を選択的に形成する。つ
いで、この多結晶シリンコン膜１５を通して、イオン打
込み技術により、ボロンを導入してＰ型の真性ベース１
６、およびヒ素を導入してＮ＋型のエミッタ１７の各領
域をそれぞれ形成する。その後の工程は従来と同様で、
多結晶シリンコン膜１５を下地膜としたエミッタ電極１
８、ベースコンタクト穴１９を被うベース電極２０、お
よびコレクタ電極２１をそれぞれ形成することによっ
て、バイポーラトランジスタを含むデバイスが完成す
る。
に、ＣＶＤ法およびホトリソグラフィ技術によってノン
ドープの多結晶シリコン膜１５を選択的に形成する。つ
いで、この多結晶シリンコン膜１５を通して、イオン打
込み技術により、ボロンを導入してＰ型の真性ベース１
６、およびヒ素を導入してＮ＋型のエミッタ１７の各領
域をそれぞれ形成する。その後の工程は従来と同様で、
多結晶シリンコン膜１５を下地膜としたエミッタ電極１
８、ベースコンタクト穴１９を被うベース電極２０、お
よびコレクタ電極２１をそれぞれ形成することによっ
て、バイポーラトランジスタを含むデバイスが完成す
る。
［効 果］ （１）酸化膜の膜厚を利用して半導体基体表面の絶縁膜
に微細孔を形成するようにしたので、サブミクロンたと
えば０．５μｍ以下の幅をかつ微細孔を容易に形成する
ことができ、しかも、酸化膜厚が高精度に制御できるこ
とから再現性良く微細孔を形成することができる。
に微細孔を形成するようにしたので、サブミクロンたと
えば０．５μｍ以下の幅をかつ微細孔を容易に形成する
ことができ、しかも、酸化膜厚が高精度に制御できるこ
とから再現性良く微細孔を形成することができる。
（２）酸化の高精度の制御性から、微細孔の幅を簡単に
コントロールすることができる。
コントロールすることができる。
（３）酸化の際の体積増大を考慮しても、１．５〜２．
０μｍ程度の幅内にベースおよびエミッタのコンタクト
穴を形成することが可能であり、したがって素子形成領
域を小さくすることができ、ベース抵抗および寄生容量
も低減され、半導体装置の集積度の向上ならびに高速化
を図ることができる。
０μｍ程度の幅内にベースおよびエミッタのコンタクト
穴を形成することが可能であり、したがって素子形成領
域を小さくすることができ、ベース抵抗および寄生容量
も低減され、半導体装置の集積度の向上ならびに高速化
を図ることができる。
以上この発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、この発明
をＭＯＳ型の半導体装置の製造に適用することによっ
て、サブミクロンオーダのソース、ドレインの開口を形
成することができる。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、この発明
をＭＯＳ型の半導体装置の製造に適用することによっ
て、サブミクロンオーダのソース、ドレインの開口を形
成することができる。
第１図〜第４図はこの発明の一実施例を示す工程断面
図、 第５図〜第７図はこの発明の半導体装置への具体的な実
施例を示す工程断面図である。 １……半導体基体、２……ＳｉＯ２膜（絶縁膜）、３…
…Ｓｉ３Ｎ４膜(絶縁膜)、４……第１の多結晶シリコン
膜(第１の膜)、４ａ……ノンドープ部分、４ｂ……ドー
プ部分、５……Ｓｉ３Ｎ４膜(堆積膜)、６……第２の多
結晶シリコン膜（第２の膜）、６ａ……非酸化部分、６
ｂ……酸化膜、７ａ，７ｂ……微細な間隙、８ａ，８ｂ
……微細孔、９……第３の多結晶シリコン膜、９ａ……
ドープ部分、９ｂ……ノンドープ部分、１０ａ，１０ｂ
……グラフトベース領域、１３……エミッタ開口、１６
……真性ベース領域、１７……エミッタ領域。
図、 第５図〜第７図はこの発明の半導体装置への具体的な実
施例を示す工程断面図である。 １……半導体基体、２……ＳｉＯ２膜（絶縁膜）、３…
…Ｓｉ３Ｎ４膜(絶縁膜)、４……第１の多結晶シリコン
膜(第１の膜)、４ａ……ノンドープ部分、４ｂ……ドー
プ部分、５……Ｓｉ３Ｎ４膜(堆積膜)、６……第２の多
結晶シリコン膜（第２の膜）、６ａ……非酸化部分、６
ｂ……酸化膜、７ａ，７ｂ……微細な間隙、８ａ，８ｂ
……微細孔、９……第３の多結晶シリコン膜、９ａ……
ドープ部分、９ｂ……ノンドープ部分、１０ａ，１０ｂ
……グラフトベース領域、１３……エミッタ開口、１６
……真性ベース領域、１７……エミッタ領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 邦彦 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 黒田 重雄 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 高倉 俊彦 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 酒井 徹志 神奈川県厚木市小野1839番地 日本電信電 話公社厚木電気通信研究所内 (56)参考文献 特開 昭58−107637（ＪＰ，Ａ)
Claims (5)
- 【請求項１】半導体基体の表面を被う絶縁膜に微細孔を
形成する方法であって、次の各工程をとることを特徴と
する半導体装置における微細孔の形成方法。 （Ａ）前記絶縁膜の上に、不純物濃度差に応じた選択エ
ッチングが可能で前記絶縁膜のエッチングに対しマスク
となりうる第１の膜と、この第１の膜のエッチングに対
しマスクとなりうる耐酸化性の堆積膜と、この堆積膜の
エッチングに対しマスクとなりうる酸化性の第２の膜と
を順次形成し、前記第２の膜をパターニングする工程。 （Ｂ）(Ａ)工程後、パターニングされた前記第２の膜の
表面を酸化してその露出面を酸化膜で被い、ついでこの
酸化膜をマスクとして、前記第１の膜に不純物を導入す
る工程。 （Ｃ）(Ｂ)工程後、第２の膜を被う前記酸化膜を除去
し、これにより露出する前記第２の膜の非酸化部分をマ
スクとして、前記堆積膜をエッチングする工程。 （Ｄ）(Ｃ)工程後、残存する前記堆積膜をマスクとしか
つ不純物濃度差によるエッチングレートのちがいを利用
して、前記第１の膜のノンドープ部分を選択的に除去
し、前記第１の膜に、前記酸化膜の膜厚に対応する幅の
微細な間隙を形成する工程。 （Ｅ）(Ｄ)工程後、前記第１の膜の微細な間隙を利用し
て前記絶縁膜に微細孔を形成する工程。 - 【請求項２】第２の膜を被う前記酸化膜の厚さはサブミ
クロンオーダである特許請求の範囲第１項に記載の微細
孔の形成方法。 - 【請求項３】前記半導体基体はシリコン、前記絶縁膜は
シリコン酸化膜およびシリコンナイトライド膜からな
り、そして前記第１および第２の膜は多結晶シリコン、
前記堆積膜はシリコンナイトライドからなる特許請求の
範囲第１項あるいは第２項に記載の微細孔の形成方法。 - 【請求項４】前記第２の膜である多結晶シリコンがＮ型
不純物を含有している特許請求の範囲第３項に記載の微
細孔の形成方法。 - 【請求項５】次の各工程からなることを特徴とする半導
体装置の製造方法。 （Ａ）半導体基体の表面を被う絶縁膜の上に、ノンドー
プの第１の多結晶シリコン膜、このシリコン膜のエッチ
ングに対しマスクとなりうる耐酸化性の堆積膜、および
第２の多結晶シリコン膜を順次形成し、前記第２の多結
晶シリコン膜がベースおよびエミッタを形成すべき部分
に残存するように、前記第２の多結晶シリコン膜をパタ
ーニングする工程。 （Ｂ）(Ａ)工程後、パターニングされた前記第２の多結
晶シリコン膜の表面を酸化してその露出面を酸化膜で被
い、ついで、この酸化膜をマスクとして、前記第１の多
結晶シリコン膜に不純物を導入する工程。 （Ｃ）(Ｂ)工程後、第２の多結晶シリコン膜を被う前記
酸化膜を除去し、これにより露出する前記第２の多結晶
シリコン膜の被酸化部分をマスクとして、前記堆積膜を
エッチングする工程。 （Ｄ）(Ｃ)工程後、残存する前記堆積膜をマスクとしか
つ不純物濃度差によるエッチングレートのちがいを利用
して、前記第１の多結晶シリコン膜のノンドープ部分を
選択的に除去し、この第１の多結晶シリコン膜に前記酸
化膜の膜厚に対応する幅の微細な間隙を形成し、残存す
る第２の多結晶シリコン膜および堆積膜を除去する工
程。 （Ｅ）(Ｄ)工程後、微細な間隙が形成された第１の多結
晶シリコン膜のマスクとして前記絶縁膜に微細なベース
の開口を形成し、第１の多結晶シリコン膜のうちの残存
するノンドープ部分を除去する工程。 （Ｆ）(Ｅ)工程後、第１の多結晶シリコン膜を含む半導
体基体上にノンドープもしくは第１の多結晶シリコン膜
より低い不純物濃度を有する第３の多結晶シリコン膜を
新たに形成し、ついでアニールすることによって、この
第３の多結晶シリコン膜に対して不純物を拡散しベース
引出し用電極を形成すると共に、前記ベースの開口を通
して半導体基体表面にグラフトベース領域を形成する工
程。 （Ｇ）(Ｆ)工程の後、不純物濃度差によるエッチングレ
ートのちがいを利用して、前記第３の多結晶シリコン膜
のうちエミッタを形成すべき部分を選択的に除去する工
程。 （Ｈ）(Ｇ)工程後、残存する第３の多結晶シリコン膜の
表面に酸化膜を形成し、この酸化膜をマスクとして半導
体基体表面の前記絶縁膜を選択的に除去してエミッタの
開口を形成した後、この開口を通して半導体基体表面に
不純物を導入することによって真性ベースおよびエミッ
タの各領域を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16293584A JPH0618185B2 (ja) | 1984-08-03 | 1984-08-03 | 半導体装置における微細孔の形成方法および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16293584A JPH0618185B2 (ja) | 1984-08-03 | 1984-08-03 | 半導体装置における微細孔の形成方法および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6142138A JPS6142138A (ja) | 1986-02-28 |
| JPH0618185B2 true JPH0618185B2 (ja) | 1994-03-09 |
Family
ID=15764035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16293584A Expired - Lifetime JPH0618185B2 (ja) | 1984-08-03 | 1984-08-03 | 半導体装置における微細孔の形成方法および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618185B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3188128B2 (ja) * | 1995-02-21 | 2001-07-16 | 株式会社豊田中央研究所 | 車輌用トルクコンバータのステータ |
| JP3761529B2 (ja) | 2003-04-01 | 2006-03-29 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1984
- 1984-08-03 JP JP16293584A patent/JPH0618185B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6142138A (ja) | 1986-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2503460B2 (ja) | バイポ−ラトランジスタおよびその製造方法 | |
| JPS6226590B2 (ja) | ||
| JPH05198752A (ja) | Ｍｏｓデバイスおよびバイポーラ・デバイスを有する半導体構造の製造方法 | |
| JPH0536901A (ja) | 半導体集積回路の製造方法 | |
| JPH0618185B2 (ja) | 半導体装置における微細孔の形成方法および半導体装置の製造方法 | |
| JPH0812866B2 (ja) | バイポーラ型半導体装置 | |
| JPH0529330A (ja) | 半導体装置の製造方法 | |
| JP2836393B2 (ja) | 半導体装置およびその製造方法 | |
| JP2579999B2 (ja) | 半導体装置の製造方法 | |
| JP2817184B2 (ja) | 半導体装置の製造方法 | |
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| JPH0656849B2 (ja) | 半導体装置におけるコンタクト穴の形成方法および半導体装置の製造方法 | |
| JPS60235460A (ja) | 半導体装置 | |
| JPH0564457B2 (ja) | ||
| JPH0682675B2 (ja) | 半導体装置の製造方法 | |
| JPS6267867A (ja) | 半導体装置の製造方法 | |
| JPS63116463A (ja) | 半導体装置の製造方法 | |
| JPH0576769B2 (ja) | ||
| JPH04364757A (ja) | 半導体集積回路の製造方法 | |
| JPH07221114A (ja) | 半導体装置及びその製造方法 | |
| JPH02148847A (ja) | 半導体装置の製造方法 | |
| JPH0810696B2 (ja) | 半導体装置の製造方法 | |
| JPH081927B2 (ja) | 半導体装置の基板構造の製造方法 | |
| JPH04245438A (ja) | 半導体装置の製造方法 | |
| JPS6395662A (ja) | 半導体装置 |