JPH0810696B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0810696B2 JPH0810696B2 JP5269186A JP5269186A JPH0810696B2 JP H0810696 B2 JPH0810696 B2 JP H0810696B2 JP 5269186 A JP5269186 A JP 5269186A JP 5269186 A JP5269186 A JP 5269186A JP H0810696 B2 JPH0810696 B2 JP H0810696B2
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Description
【発明の詳細な説明】 〔概要〕 シリコン窒化膜（Si3N4膜）、リアクティブ・イオン
・エッチング（RIE）、フィールド酸化膜形成工程を加
えることによって、外部ベース領域が自己形成し、全ベ
ース領域の縮小とウォールドベース化（walled base）
を可能にする。
・エッチング（RIE）、フィールド酸化膜形成工程を加
えることによって、外部ベース領域が自己形成し、全ベ
ース領域の縮小とウォールドベース化（walled base）
を可能にする。
本発明は半導体装置の製造方法に関するもので、さら
に詳しく言えば、外部ベース領域をセルフアラインメン
ト（self−alignment）方式で形成し、それのサブミク
ロン加工を可能にし、全ベース面積を縮小して寄生容量
を減少し、ウォールドベース化を可能にするトランジス
タの製造方法に関するものである。
に詳しく言えば、外部ベース領域をセルフアラインメン
ト（self−alignment）方式で形成し、それのサブミク
ロン加工を可能にし、全ベース面積を縮小して寄生容量
を減少し、ウォールドベース化を可能にするトランジス
タの製造方法に関するものである。
本出願人は高速バイポーラトランジスタの製造工程を
改良したもので、その工程を第２図を参照して説明す
る。
改良したもので、その工程を第２図を参照して説明す
る。
先ず、第２図（ａ）に示される如く、半導体基板例え
ばシリコン（Si）基板31上に熱酸化により500Åの膜厚
にSiO2膜32を形成し、その上に順にシリコン窒化膜（Si
3N4膜，以下単に窒化膜という）33、SiO2膜34を化学気
相成長法（CVD法）で成長する。
ばシリコン（Si）基板31上に熱酸化により500Åの膜厚
にSiO2膜32を形成し、その上に順にシリコン窒化膜（Si
3N4膜，以下単に窒化膜という）33、SiO2膜34を化学気
相成長法（CVD法）で成長する。
次いで第２図（ｂ）に示される如く、SiO2膜34、窒化
膜33、SiO2膜32を形成すべきエミッタ領域（図にＥで示
す）とベース領域（図にＢで示す）に対応してパターニ
ングすると、エミッタ領域ＥにはSiO2膜34a、窒化膜33
a、SiO2膜32aが残る。
膜33、SiO2膜32を形成すべきエミッタ領域（図にＥで示
す）とベース領域（図にＢで示す）に対応してパターニ
ングすると、エミッタ領域ＥにはSiO2膜34a、窒化膜33
a、SiO2膜32aが残る。
次に第２図（ｃ）に示される如く、全面にボロンをド
ープしたポリシリコン膜35を成長する。ポリシリコンの
成長速度は窒化膜などに比べて大であるから、厚めのポ
リシリコン膜の成長にはさほど時間を要しない。
ープしたポリシリコン膜35を成長する。ポリシリコンの
成長速度は窒化膜などに比べて大であるから、厚めのポ
リシリコン膜の成長にはさほど時間を要しない。
次いで第２図（ｄ）に示される如く、エミッタ領域Ｅ
の上のポリシリコンをKOH,フッ硝酸等を用いてエッチン
グし、引続きSiO2膜34aをHFを用いてウォッシュ・アウ
ト（wash out）すると、エミッタ領域ＥにおいてSiO2膜
32の上の窒化膜33aが露出する。
の上のポリシリコンをKOH,フッ硝酸等を用いてエッチン
グし、引続きSiO2膜34aをHFを用いてウォッシュ・アウ
ト（wash out）すると、エミッタ領域ＥにおいてSiO2膜
32の上の窒化膜33aが露出する。
次に第２図（ｅ）に示される如く、窒化膜33aを利用
する選択酸化でパターニングされたポリシリコン膜35の
表面を酸化してSiO2膜36を形成すると、SiO2膜36の一部
はSi基板31内に食い込む。この部分のSiO2膜36は後の工
程で作られる内部ベースを限定する。
する選択酸化でパターニングされたポリシリコン膜35の
表面を酸化してSiO2膜36を形成すると、SiO2膜36の一部
はSi基板31内に食い込む。この部分のSiO2膜36は後の工
程で作られる内部ベースを限定する。
次いで第２図（ｆ）に示される如くエミッタ領域の窒
化膜33aをエッチングで除去し、内部ベースを形成する
ための不純物（ボロン）をイオン注入し、アニールして
p+型の内部ベース37aを作る。このとき、ポリシリコン
膜35内のボロンも熱拡散によってSi基板21内に拡散され
P+型の外部ベース37bが形成される。
化膜33aをエッチングで除去し、内部ベースを形成する
ための不純物（ボロン）をイオン注入し、アニールして
p+型の内部ベース37aを作る。このとき、ポリシリコン
膜35内のボロンも熱拡散によってSi基板21内に拡散され
P+型の外部ベース37bが形成される。
最後に第２図（ｇ）に示される如く、SiO2膜32aをコ
ントロールエッチングで除去し、砒素（As+）をドープ
したポリシリコンを全面に成長し、エミッタ領域Ｅ上に
ポリシリコン膜38を残すようパターニングし、アニール
によって砒素（As+）をSi基板31内に拡散してn+型のエ
ミッタ39を内部ベース37a内に形成する。
ントロールエッチングで除去し、砒素（As+）をドープ
したポリシリコンを全面に成長し、エミッタ領域Ｅ上に
ポリシリコン膜38を残すようパターニングし、アニール
によって砒素（As+）をSi基板31内に拡散してn+型のエ
ミッタ39を内部ベース37a内に形成する。
上記したプロセスは安定したプロセスであり、エミッ
タと内部ベース、外部ベースがセルフアラインメント方
式で形成される利点がある。なお、上記した不純物のド
ーピング方法に代えて、イオン注入法によってドーピン
グしてもよい。
タと内部ベース、外部ベースがセルフアラインメント方
式で形成される利点がある。なお、上記した不純物のド
ーピング方法に代えて、イオン注入法によってドーピン
グしてもよい。
上記した方法においては、第２図（ｂ）を参照して説
明したエミッタ領域Ｅとベース領域のパターニングにお
いて、エミッタ領域の幅と、同エミッタ領域の両側のベ
ース領域のそれぞれの幅は、現在ホトエッチングで可能
な幅１μｍよりも小にすることができない。その結果、
外部ベースと内部ベースとを合せたベース領域の幅は３
μｍよりも小にすることができない。さらにエミッタ，
ベース，外部ベースの位置合せ ずれもなく位置合せ余
裕をとる必要なく、その分さらに微細化が可能である。
明したエミッタ領域Ｅとベース領域のパターニングにお
いて、エミッタ領域の幅と、同エミッタ領域の両側のベ
ース領域のそれぞれの幅は、現在ホトエッチングで可能
な幅１μｍよりも小にすることができない。その結果、
外部ベースと内部ベースとを合せたベース領域の幅は３
μｍよりも小にすることができない。さらにエミッタ，
ベース，外部ベースの位置合せ ずれもなく位置合せ余
裕をとる必要なく、その分さらに微細化が可能である。
図示のトランジスタの動作速度を高めるには、ベース
領域によって形成される寄生容量を小にしなければなら
ず、その観点からベース領域の面積を小にすることが要
望されている。
領域によって形成される寄生容量を小にしなければなら
ず、その観点からベース領域の面積を小にすることが要
望されている。
本発明はこのような点に鑑みて創作されたもので、外
部ベース領域をセルフアラインメント方式で形成し、ベ
ース面積を小にしそれの形成する寄生容量が減少された
高速バイポーラトランジスタを製造する方法を提供する
ことを目的とする。
部ベース領域をセルフアラインメント方式で形成し、ベ
ース面積を小にしそれの形成する寄生容量が減少された
高速バイポーラトランジスタを製造する方法を提供する
ことを目的とする。
上記問題点は、半導体基板上に形成すべきエミッタに
対応するシリコン窒化膜を含むパターンを形成する工
程、前記パターンの両側にシリコン窒化膜側壁を形成す
る工程、選択酸化法によって酸化膜と前記パターンとの
間に外部ベース形成領域を残すことを特徴とする半導体
装置の製造方法を提供することによって解決される。
対応するシリコン窒化膜を含むパターンを形成する工
程、前記パターンの両側にシリコン窒化膜側壁を形成す
る工程、選択酸化法によって酸化膜と前記パターンとの
間に外部ベース形成領域を残すことを特徴とする半導体
装置の製造方法を提供することによって解決される。
第１図（ａ）ないし（ｊ）は本実施例断面図で、図
中、11はSi基板、12は窒化膜、13はSiO2膜、14は窒化
膜、15はSiO2膜、16はポリシリコン膜、17aは内部ベー
ス、17bは外部ベース、18はSiO2膜、19はポリシリコン
膜、20はエミッタ、21はアルミニウム（Al）膜である。
中、11はSi基板、12は窒化膜、13はSiO2膜、14は窒化
膜、15はSiO2膜、16はポリシリコン膜、17aは内部ベー
ス、17bは外部ベース、18はSiO2膜、19はポリシリコン
膜、20はエミッタ、21はアルミニウム（Al）膜である。
本発明においては、SiO2膜13を形成されるべきベース
領域に対応してパターニングしてSiO2膜13aを残した後
に、第２図（ｃ）を参照して説明したポリシリコン膜を
成長することなく窒化膜14を成長し、それをリアクティ
ブ・イオン・エッチング（RIE）によってSiO2膜13aの両
側部にのみ窒化膜14aを残し、この窒化膜14aを利用して
外部ベース17bを形成し、このベース領域にエミッタ20
を形成する。
領域に対応してパターニングしてSiO2膜13aを残した後
に、第２図（ｃ）を参照して説明したポリシリコン膜を
成長することなく窒化膜14を成長し、それをリアクティ
ブ・イオン・エッチング（RIE）によってSiO2膜13aの両
側部にのみ窒化膜14aを残し、この窒化膜14aを利用して
外部ベース17bを形成し、このベース領域にエミッタ20
を形成する。
上記方法においてはホトエッチングでパターニングす
べき部分はSiO2膜13aだけであり、このSiO2膜の両側に
窒化膜14aを残すので、ベース領域の幅はSiO2膜13aの幅
とその両側のセルフアライメント方式で残される２つの
窒化膜の幅であるので、従来例に比べてベース領域の面
積が1/10程度と小になるのである。
べき部分はSiO2膜13aだけであり、このSiO2膜の両側に
窒化膜14aを残すので、ベース領域の幅はSiO2膜13aの幅
とその両側のセルフアライメント方式で残される２つの
窒化膜の幅であるので、従来例に比べてベース領域の面
積が1/10程度と小になるのである。
以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
本発明の工程は第１図（ａ）ないし（ｊ）の断面図に
示される。
示される。
第１図（ａ）参照： 半導体基板例えばｎ型のSi基板11上に第１の絶縁膜と
してシリコン窒化膜（窒化膜）12を500Å〜1000Åの膜
厚に成長し、この窒化膜の上に酸化膜（SiO2膜）13をCV
D法で2000Å〜5000Åの膜厚に成長する。
してシリコン窒化膜（窒化膜）12を500Å〜1000Åの膜
厚に成長し、この窒化膜の上に酸化膜（SiO2膜）13をCV
D法で2000Å〜5000Åの膜厚に成長する。
第１図（ｂ）参照： 図にＢで示すベース窓開きのためSiO2膜13をパターニ
ングし、1.0μｍ〜1.5μｍの幅のSiO2膜13aとその下に
窒化膜12aを残すが、その他の部分ではSi基板11の表面
を露出する。
ングし、1.0μｍ〜1.5μｍの幅のSiO2膜13aとその下に
窒化膜12aを残すが、その他の部分ではSi基板11の表面
を露出する。
第１図（ｃ）参照： 全面に第２の絶縁膜、すなわち窒化膜14を3000Å〜50
00Åの膜厚に成長する。このプロセスが第２図を参照し
て説明した従来例と異なる。
00Åの膜厚に成長する。このプロセスが第２図を参照し
て説明した従来例と異なる。
第１図（ｄ）参照： リアクティブ・イオン・エッチング（Reactive Ion E
tching,RIE）で窒化膜14をSiO2膜13aと基板表面が露出
するまでエッチングすると、SiO2膜13aの両側部では窒
化膜が厚くなっているので、SiO2膜13aの両側に窒化膜1
4aが残り、この残った窒化膜14aの図に矢印で示す幅は5
000Å程度である。
tching,RIE）で窒化膜14をSiO2膜13aと基板表面が露出
するまでエッチングすると、SiO2膜13aの両側部では窒
化膜が厚くなっているので、SiO2膜13aの両側に窒化膜1
4aが残り、この残った窒化膜14aの図に矢印で示す幅は5
000Å程度である。
第１図（ｅ）参照： 残った窒化膜14aを利用する選択酸化法で、フィール
ド酸化膜（SiO2膜）15を作る。このとき、窒化膜14aに
よっておおわれて酸化されることのない図に矢印で示す
幅は2000Å〜4000Åである、すなわち、前記した5000Å
の幅の部分が1000Å程度酸化される。この2000Å〜4000
Åの幅の領域に後述する外部ベースが形成される。
ド酸化膜（SiO2膜）15を作る。このとき、窒化膜14aに
よっておおわれて酸化されることのない図に矢印で示す
幅は2000Å〜4000Åである、すなわち、前記した5000Å
の幅の部分が1000Å程度酸化される。この2000Å〜4000
Åの幅の領域に後述する外部ベースが形成される。
第１図（ｆ）参照： 窒化膜14aをウォッシュ・アウトする。
第１図（ｇ）参照： 全面にポリシリコン膜16を約5000Åの膜厚に堆積し、
ポリシリコン膜16に外部ベース17b形成のためのボロン
（B+）をイオン注入する。
ポリシリコン膜16に外部ベース17b形成のためのボロン
（B+）をイオン注入する。
第１図（ｈ）参照： SiO2膜13aに合せてポリシリコン膜16をエッチングす
る。このエッチングにおいて位置合せは高精度を要求さ
れるものではなく、左右方向に若干の位置ずれがあって
も、またはエッチングにおいてポリシリコンが多少深く
エッチングされてもさほど問題はない。
る。このエッチングにおいて位置合せは高精度を要求さ
れるものではなく、左右方向に若干の位置ずれがあって
も、またはエッチングにおいてポリシリコンが多少深く
エッチングされてもさほど問題はない。
次いでSiO2膜13aをウォッシュ・アウトする。
第１図（ｉ）参照： 全面酸化して2000Å〜4000Åの膜厚のSiO2膜18を形成
し、窒化膜12aを通してボロン（B+）をイオン注入し、
引続きアニールして内部ベース17aを形成する。
し、窒化膜12aを通してボロン（B+）をイオン注入し、
引続きアニールして内部ベース17aを形成する。
第１図（ｊ）参照： 窒化膜12aを除去し、ポリシリコン膜19を成長し、例
えば砒素（As+）をイオン注入し、エミッタアニールを
なしてエミッタ20を形成し、ポリシリコン膜19の上にAl
膜21を蒸着し、図示の如くにパターニングしてエミッタ
電極22を形成する。
えば砒素（As+）をイオン注入し、エミッタアニールを
なしてエミッタ20を形成し、ポリシリコン膜19の上にAl
膜21を蒸着し、図示の如くにパターニングしてエミッタ
電極22を形成する。
上記の方法で形成した内部ベースと外部ベースからな
るベース領域の面積は、従来例の1/10程度であることが
確認された。
るベース領域の面積は、従来例の1/10程度であることが
確認された。
上記した方法の利点は、SiO2膜13aのパターニングの
とき同じマスクでアイソレーション層、コレクタ層のた
めのパターニングをなすことができ、エミッタ領域の面
積および内部ベースの領域はSiO2膜13aで決定され、外
部ベースの領域はSiO2膜13aの両側に残る窒化膜14aによ
って決定され、すべてセルフアラインメント方式で形成
されることである。マスクはもう１度ポリシリコン膜16
のパターニングのとき用いるが、この段階でエミッタ領
域、ベース領域（内部ベースと外部ベース）はすでに形
成され終ったいるので、このマスクの位置合せは前記し
た如く高度の精度を必要としない。
とき同じマスクでアイソレーション層、コレクタ層のた
めのパターニングをなすことができ、エミッタ領域の面
積および内部ベースの領域はSiO2膜13aで決定され、外
部ベースの領域はSiO2膜13aの両側に残る窒化膜14aによ
って決定され、すべてセルフアラインメント方式で形成
されることである。マスクはもう１度ポリシリコン膜16
のパターニングのとき用いるが、この段階でエミッタ領
域、ベース領域（内部ベースと外部ベース）はすでに形
成され終ったいるので、このマスクの位置合せは前記し
た如く高度の精度を必要としない。
以上述べてきたように本発明によれば、外部ベース領
域はセルフアラインメント方式で4000Åとサブミクロン
のオーダで小面積に形成することが可能となり、全ベー
ス領域の面積が縮小されるので寄生容量を低減すること
ができてトランジスタの高速化が実現され、またベース
領域はフィールド酸化膜15に接して形成されているので
（ウォールド・ベース）、トランジスタの動作の安定化
に有効である。
域はセルフアラインメント方式で4000Åとサブミクロン
のオーダで小面積に形成することが可能となり、全ベー
ス領域の面積が縮小されるので寄生容量を低減すること
ができてトランジスタの高速化が実現され、またベース
領域はフィールド酸化膜15に接して形成されているので
（ウォールド・ベース）、トランジスタの動作の安定化
に有効である。
第１図（ａ）ないし（ｊ）は本発明実施例の断面図、第
２図（ａ）ないし（ｇ）は従来例断面図である。 第１図において、 11はSi基板、 12と12aは窒化膜、 13と13aはSiO2膜、 14と14aは窒化膜、 15はSiO2膜、 16はポリシリコン膜、 17aは内部ベース、 17bは外部ベース、 18はSiO2膜、 19はポリシリコン膜、 20はエミッタ、 21はAl膜、 22はエミッタ電極である。
２図（ａ）ないし（ｇ）は従来例断面図である。 第１図において、 11はSi基板、 12と12aは窒化膜、 13と13aはSiO2膜、 14と14aは窒化膜、 15はSiO2膜、 16はポリシリコン膜、 17aは内部ベース、 17bは外部ベース、 18はSiO2膜、 19はポリシリコン膜、 20はエミッタ、 21はAl膜、 22はエミッタ電極である。
Claims (2)
- 【請求項１】半導体基板（11）上に形成すべきエミッタ
に対応するシリコン窒化膜を含むパターン（12a,13a）
を形成する工程、 前記パターンの両側にシリコン窒化膜側壁（14a）を形
成する工程、選択酸化法によって酸化膜（15）と前記パ
ターン（12a,13a）との間に外部ベース（17b）形成領域
を残すことを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板（11）上に第１の絶縁膜（12）
とそれより膜厚の大なる酸化膜（13）を形成し、形成す
べきエミッタ領域（20）に対応した面積の酸化膜（13
a）と第１の絶縁膜（12a）を残す如くパターニングする
工程、 前記基板（11）全面に第２の絶縁膜（14）を形成し、リ
アティブ・イオン・エッチングで絶縁膜（13a）と基板
（11）の表面が露出するまでエッチングし、酸化膜（13
a）の両側に絶縁膜側壁（14a）を残す工程、 選択酸化により絶縁膜側壁（14a）および酸化膜（13a）
にて覆われた部分以外の基板に酸化膜（15）を形成し、
絶縁膜側壁（14a）を除去する工程、 全面に多結晶シリコン膜（16）を堆積し、基板（11）と
反対導電型の不純物を拡散して絶縁膜側壁（14a）に覆
われていた基板の部分に外部ベース（17b）を形成する
工程、 前記多結晶シリコン（16）をパターニングして酸化膜
（13a）を露出し、次いで該酸化膜（13a）を除去し、ポ
リシリコン膜（16）の表面を酸化して酸化膜（18）を形
成する工程、 基板と反対導電型の不純物を拡散し、アニールをなして
内部ベース（17a）を形成し、第１の絶縁膜（12a）を除
去する工程、 全面に多結晶シリコン（19）を堆積し、基板と同導電型
の不純物を拡散し、アニールをなしてエミッタ（20）を
形成し、多結晶シリコン（19）の上に配線材料膜（21）
を形成する工程、および 配線材料膜（21）と多結晶シリコン（19）をパターニン
グしてエミッタ電極（22）を形成する工程を含むことを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5269186A JPH0810696B2 (ja) | 1986-03-12 | 1986-03-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5269186A JPH0810696B2 (ja) | 1986-03-12 | 1986-03-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62210672A JPS62210672A (ja) | 1987-09-16 |
| JPH0810696B2 true JPH0810696B2 (ja) | 1996-01-31 |
Family
ID=12921913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5269186A Expired - Fee Related JPH0810696B2 (ja) | 1986-03-12 | 1986-03-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810696B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2746289B2 (ja) * | 1989-09-09 | 1998-05-06 | 忠弘 大見 | 素子の作製方法並びに半導体素子およびその作製方法 |
-
1986
- 1986-03-12 JP JP5269186A patent/JPH0810696B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62210672A (ja) | 1987-09-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |