JPS63116463A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63116463A JPS63116463A JP26301986A JP26301986A JPS63116463A JP S63116463 A JPS63116463 A JP S63116463A JP 26301986 A JP26301986 A JP 26301986A JP 26301986 A JP26301986 A JP 26301986A JP S63116463 A JPS63116463 A JP S63116463A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、動作速度を向上させたバイポーラ集積回路に
関するものである。
関するものである。
本発明は、ＬＯＧＯＳにより素子間分離されたバイポー
ラトランジスタの製造方法に於いて、半導体基板上の素
子形成領域上に窒化膜等の耐酸化膜を形成する工程と、
上記半導体基板を選択的に酸化し第１の酸化領域を形成
する工程と、上記耐酸化膜を除去する工程と、少なくと
も該耐酸化膜除去部を酸化し上記第１の酸化領域に較べ
て薄い第２の酸化領域を形成する工程と、上記第２の酸
化領域のうち上記第１の酸化領域に接する部分を所定領
域だけ残して、上記第２の酸化領域を選択的に除去する
工程と、上記第２の酸化領域除去部を一部覆って、上記
第１の酸化領域に延在する導電層を形成する工程とから
なり、上記導電層をベース領域に対する電極とし、上記
導電層形成部以外の上記第２の酸化領域除去部にエミッ
タ領域を形成することによって、導電層からなる外部電
極取り出しとアクティブ領域とのコンタクト面積を削減
させ、これにより浮遊容量を減少させてトランジスタの
動作速度を向上させた半導体装置を提供するものである
。
ラトランジスタの製造方法に於いて、半導体基板上の素
子形成領域上に窒化膜等の耐酸化膜を形成する工程と、
上記半導体基板を選択的に酸化し第１の酸化領域を形成
する工程と、上記耐酸化膜を除去する工程と、少なくと
も該耐酸化膜除去部を酸化し上記第１の酸化領域に較べ
て薄い第２の酸化領域を形成する工程と、上記第２の酸
化領域のうち上記第１の酸化領域に接する部分を所定領
域だけ残して、上記第２の酸化領域を選択的に除去する
工程と、上記第２の酸化領域除去部を一部覆って、上記
第１の酸化領域に延在する導電層を形成する工程とから
なり、上記導電層をベース領域に対する電極とし、上記
導電層形成部以外の上記第２の酸化領域除去部にエミッ
タ領域を形成することによって、導電層からなる外部電
極取り出しとアクティブ領域とのコンタクト面積を削減
させ、これにより浮遊容量を減少させてトランジスタの
動作速度を向上させた半導体装置を提供するものである
。
近年、集積度が向上するに伴い、寄生容量を減少させた
構造のトランジスタが数多く提案されている。
構造のトランジスタが数多く提案されている。
第２図に基づいて、従来のトランジスタの構造を説明す
る。
る。
トランジスタはＮ型Ｓｔ基板１上のＬＯＣＯＳ ２によ
り囲まれている。エミッタとベースのセパレーションは
、ＳｉＯ□膜６のサイドウオールにより行われるので、
従来の装置より巾を狭くすることができる。ベースの取
り出しは、アクセプタをドープした多結晶Ｓｉ層５によ
り行われている。
り囲まれている。エミッタとベースのセパレーションは
、ＳｉＯ□膜６のサイドウオールにより行われるので、
従来の装置より巾を狭くすることができる。ベースの取
り出しは、アクセプタをドープした多結晶Ｓｉ層５によ
り行われている。
第２図のトランジスタの構造に於いては、多結晶Ｓｉベ
ース及びエミッタとベースのセルファラインによってサ
ブミクロンのエミッタ９が形成され、Ｔｐｄ ＜ Ｌｏ
ｏｐｓの高速性が実現される。しかし、多結晶Ｓｉ層５
とＬＯＣＯＳ ＳｉＯ□層２の距離Ｗ′は、ＬＯＧＯＳ
バーズ ビークの後退量と、マスク合わせのトレランス
で決まる為、プロセス変動に影響されやすく、且つ縮小
が困難なためベース コンタクト部の面積がインドリン
シフツクなベースに比べ大きな割合を占めざるを得ない
。このため従来のトランジスタに於いては、この寄生成
分により高速化、微細化が妨げられていた。
ース及びエミッタとベースのセルファラインによってサ
ブミクロンのエミッタ９が形成され、Ｔｐｄ ＜ Ｌｏ
ｏｐｓの高速性が実現される。しかし、多結晶Ｓｉ層５
とＬＯＣＯＳ ＳｉＯ□層２の距離Ｗ′は、ＬＯＧＯＳ
バーズ ビークの後退量と、マスク合わせのトレランス
で決まる為、プロセス変動に影響されやすく、且つ縮小
が困難なためベース コンタクト部の面積がインドリン
シフツクなベースに比べ大きな割合を占めざるを得ない
。このため従来のトランジスタに於いては、この寄生成
分により高速化、微細化が妨げられていた。
従ってベース コンタクト部の面積を減少させ、寄生容
量削減によるスピードアップを画る手段としては、例え
ばＮＴＴの５ＳＴ−ＩＡプロセスやソニーの特願昭６０
−１１１２４９号のプロセスの様な、セルファラインを
利用したサブミクロンのベース コンタクト形成技術が
提案されている。
量削減によるスピードアップを画る手段としては、例え
ばＮＴＴの５ＳＴ−ＩＡプロセスやソニーの特願昭６０
−１１１２４９号のプロセスの様な、セルファラインを
利用したサブミクロンのベース コンタクト形成技術が
提案されている。
しかしながら、これらのプロセスは製造工程が複雑でプ
ロセスステップ数が多いと言う欠点を有している。
ロセスステップ数が多いと言う欠点を有している。
そこで本発明は、プロセスステップ数が少なくて、サブ
ミクロンのベース コンタクトが容易に実現できる製造
方法を提供するものである。
ミクロンのベース コンタクトが容易に実現できる製造
方法を提供するものである。
本発明は、半導体基板上の素子形成領域上に耐酸化膜を
形成する工程と、上記半導体基板を選択的に酸化し第一
の酸化領域を形成する工程と、上記耐酸化膜を除去する
工程と、少なくとも該耐酸化膜除去部を酸化し上記第１
の酸化領域に較べて薄い第２の酸化領域を形成する工程
と、上記第２の酸化領域のうち上記第１の酸化領域に接
する部分を所定領域だけ残して、上記第２の酸化領域を
選択的に除去する工程と、上記第２の酸化領域除去部を
一部覆って、上記第１の酸化領域に延在する導電層を形
成する工程とからなり、上記導電層をベース領域に対す
る電極とし、上記導電層形成部以外の上記第２の酸化領
域除去部にエミッタ領域を形成する半導体装置の製造方
法により、上記問題点を解決した。
形成する工程と、上記半導体基板を選択的に酸化し第一
の酸化領域を形成する工程と、上記耐酸化膜を除去する
工程と、少なくとも該耐酸化膜除去部を酸化し上記第１
の酸化領域に較べて薄い第２の酸化領域を形成する工程
と、上記第２の酸化領域のうち上記第１の酸化領域に接
する部分を所定領域だけ残して、上記第２の酸化領域を
選択的に除去する工程と、上記第２の酸化領域除去部を
一部覆って、上記第１の酸化領域に延在する導電層を形
成する工程とからなり、上記導電層をベース領域に対す
る電極とし、上記導電層形成部以外の上記第２の酸化領
域除去部にエミッタ領域を形成する半導体装置の製造方
法により、上記問題点を解決した。
第２図の従来の構造の場合、平坦化ＬＯＧＯ３のバーズ
ビーク′先端に対してマスク合わせを行い、エミッタ
・ベース真性領域を形成している。そのためＬＯＧＯＳ
平坦化時のバーズ ビークの後退量がばらつく事と、更
にマスク合わせのトレランスをとって置く必要性から、
ベース コンタクト部面積を小さくするができなかった
。
ビーク′先端に対してマスク合わせを行い、エミッタ
・ベース真性領域を形成している。そのためＬＯＧＯＳ
平坦化時のバーズ ビークの後退量がばらつく事と、更
にマスク合わせのトレランスをとって置く必要性から、
ベース コンタクト部面積を小さくするができなかった
。
本発明・に於いては、エミッタ・ベース真性領域は第１
図りの窓開けにより決まるので、従来技術の問題点は何
ら存在しない。
図りの窓開けにより決まるので、従来技術の問題点は何
ら存在しない。
本発明の実施例を第１図Ａ−Ｇに示したＮＰＮ トラン
ジスタの製造方法を例にとって説明する。
ジスタの製造方法を例にとって説明する。
Ａ トランジスタ形成領域を５ｉＪａ膜１２でカバーし
て、熱酸化を行ってＳｉＯ□層２を成長させ、リセスド
ＬＯＧＯ３を形成する。
て、熱酸化を行ってＳｉＯ□層２を成長させ、リセスド
ＬＯＧＯ３を形成する。
Ｂ Ｓｉ３Ｎ、膜１２をエツチング除去してから、５
ｉｎ２膜をＣＶＤ法により成長させ、レジストを全面に
塗布する。その後平坦化のためのエッチバックを行って
ＳｉＯ□をエツチングして、ＬＯＧＯＳのバーズ ビー
クの平坦化を行う。
ｉｎ２膜をＣＶＤ法により成長させ、レジストを全面に
塗布する。その後平坦化のためのエッチバックを行って
ＳｉＯ□をエツチングして、ＬＯＧＯＳのバーズ ビー
クの平坦化を行う。
最後の溶液エツチングによりバーズ ビークが後退する
。
。
Ｃ未酸化領域にＳｉＯ□等の薄膜３を形成し、その上に
フォトレジスト膜４を塗布し、マスク合わせによりバー
ズ ビークより内側に窓開けを行う。重ね合わせ精度は
±０．１μ程度が実現可能である。
フォトレジスト膜４を塗布し、マスク合わせによりバー
ズ ビークより内側に窓開けを行う。重ね合わせ精度は
±０．１μ程度が実現可能である。
Ｄ 工程Ｃで形成したフォトレジストマスク４を用いて
Ｓｔｏ、膜３をエツチングし、ひき続きＣＶＤ法により
多結晶５ｉＪｉ５を数千人、５ｉＯｚ層６を数千人の厚
さに成長させる。
Ｓｔｏ、膜３をエツチングし、ひき続きＣＶＤ法により
多結晶５ｉＪｉ５を数千人、５ｉＯｚ層６を数千人の厚
さに成長させる。
その後マスク合わせによりＥ／Ｂ真性領域を決定する。
Ｅ 工程りで形成したフォトレジスト７をマスクにＳｉ
Ｏ□層６の異方性エッチを行い、多結晶Ｓｉ層５の選択
エッチによりＥ／Ｂ部を開口する。
Ｏ□層６の異方性エッチを行い、多結晶Ｓｉ層５の選択
エッチによりＥ／Ｂ部を開口する。
Ｆ アクセプタのイオン注入と、その後のアニーリング
により、イントリンシック ベースを形成する。アクセ
プタがドープされている多結晶Ｓｉ層５からの拡散によ
りグラフト ベース領域Ｐ゛を形成する。その後Ｅ／Ｂ
分離用のサイドウオール８を形成する。
により、イントリンシック ベースを形成する。アクセ
プタがドープされている多結晶Ｓｉ層５からの拡散によ
りグラフト ベース領域Ｐ゛を形成する。その後Ｅ／Ｂ
分離用のサイドウオール８を形成する。
Ｇ エミッタ領域をイオン注入により形成した後、通常
のメタル工程によりエミッタ電極１０、ベース取出し電
極１１を形成する。
のメタル工程によりエミッタ電極１０、ベース取出し電
極１１を形成する。
第１図と第２図を比較すると、本発明に於いてはベース
コンタクト部の面積はバーズ ビークの後退量により左
右されず、且つ、大幅に減少しているのがわかる。本発
明の第１図のトランジスタのグラフト ベースの巾Ｗは
従来の第２図のトランジスタのグラフト ベースの中Ｗ
′の１／３以下になっている。
コンタクト部の面積はバーズ ビークの後退量により左
右されず、且つ、大幅に減少しているのがわかる。本発
明の第１図のトランジスタのグラフト ベースの巾Ｗは
従来の第２図のトランジスタのグラフト ベースの中Ｗ
′の１／３以下になっている。
第１図Ａ−Ｇは本発明のトランジスタの製造方法である
。 第２図は従来のトランジスタの構造である。 １・・・基板 ２．３．６・・・ＳｉＯ
□層４．７・・・フォトレジスト膜 ５・・・多結晶Ｓｉ層 ８・・・サイドウオール ９・・・エミッタ １０・・・エミッタ電極 １１・・・ベース電極１
２・・・５ｉＪ４膜
。 第２図は従来のトランジスタの構造である。 １・・・基板 ２．３．６・・・ＳｉＯ
□層４．７・・・フォトレジスト膜 ５・・・多結晶Ｓｉ層 ８・・・サイドウオール ９・・・エミッタ １０・・・エミッタ電極 １１・・・ベース電極１
２・・・５ｉＪ４膜
Claims (1)
- 【特許請求の範囲】 半導体基板上の素子形成領域上に耐酸化膜を形成する工
程と、 上記半導体基板を選択的に酸化し第１の酸化領域を形成
する工程と、 上記耐酸化膜を除去する工程と、 少なくとも該耐酸化膜除去部を酸化し上記第１の酸化領
域に較べて薄い第２の酸化領域を形成する工程と、 上記第２の酸化領域のうち上記第１の酸化領域に接する
部分を所定領域だけ残して、上記第２の酸化領域を選択
的に除去する工程と、 上記第２の酸化領域除去部を一部覆って、上記第１の酸
化領域に延在する導電層を形成する工程とからなり、上
記導電層をベース領域に対する電極とし、上記導電層形
成部以外の上記第２の酸化領域除去部にエミッタ領域を
形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263019A JP2780711B2 (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263019A JP2780711B2 (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9293829A Division JP2976950B2 (ja) | 1997-10-27 | 1997-10-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63116463A true JPS63116463A (ja) | 1988-05-20 |
| JP2780711B2 JP2780711B2 (ja) | 1998-07-30 |
Family
ID=17383754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61263019A Expired - Lifetime JP2780711B2 (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780711B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5909629A (en) * | 1995-06-27 | 1999-06-01 | Micron Technology, Inc. | Semiconductor processing method of forming field oxide regions on a semiconductor substrate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081862A (ja) * | 1983-10-12 | 1985-05-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPS60216580A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-11-05 JP JP61263019A patent/JP2780711B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081862A (ja) * | 1983-10-12 | 1985-05-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPS60216580A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5909629A (en) * | 1995-06-27 | 1999-06-01 | Micron Technology, Inc. | Semiconductor processing method of forming field oxide regions on a semiconductor substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2780711B2 (ja) | 1998-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |