JPH03104124A - バイポーラ型半導体装置 - Google Patents
バイポーラ型半導体装置Info
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- JPH03104124A JPH03104124A JP24158989A JP24158989A JPH03104124A JP H03104124 A JPH03104124 A JP H03104124A JP 24158989 A JP24158989 A JP 24158989A JP 24158989 A JP24158989 A JP 24158989A JP H03104124 A JPH03104124 A JP H03104124A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 239000012535 impurity Substances 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000013078 crystal Substances 0.000 claims abstract description 13
- 230000001747 exhibiting effect Effects 0.000 claims description 8
- 239000012212 insulator Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 18
- 238000000034 method Methods 0.000 abstract description 14
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 2
- 239000011574 phosphorus Substances 0.000 abstract description 2
- 238000005530 etching Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、高速動作に適し、しかも、素子面積が小さく
ても大電流を扱うことができる横型バイポーラトランジ
スタに好適する。
ても大電流を扱うことができる横型バイポーラトランジ
スタに好適する。
（従来の技術）
バイポーラ型半導体素子では、寄生抵抗や寄生容量を抑
えることにより高速性が改善されることが知られており
、近年開発された自己整合技術がその達成手段として多
くの素子に専ら利用されて、コレクターベース間容量や
ベース抵抗が以前に比べて非常に小さくすることが可能
になった。
えることにより高速性が改善されることが知られており
、近年開発された自己整合技術がその達成手段として多
くの素子に専ら利用されて、コレクターベース間容量や
ベース抵抗が以前に比べて非常に小さくすることが可能
になった。
一方、集積回路素子では、多くの機能素子を分離領域に
より電気的に絶縁する必要から全ての電極は、半導体基
板の一方の表面から取出さなければならなかった。
より電気的に絶縁する必要から全ての電極は、半導体基
板の一方の表面から取出さなければならなかった。
特に、コレクタ電極は、埋込領域及び真正トランジスタ
領域を経て引出すのが一般的である。
領域を経て引出すのが一般的である。
自己整合方式により形成するＮＰＮ型バイポーラトラン
ジスタの主要な製造工程を第２図ａ−ｅを参照して説明
する。
ジスタの主要な製造工程を第２図ａ−ｅを参照して説明
する。
第２図ａにあるように、Ｐ型シリコン半導体基板５０に
は、Ｎ型不純物例えばＳｂ． Ａｓ及びＰなどを適宜選
択して導入して不純物領域５１を形成後、Ｎ型単結晶層
５２をエビタキシャル（Ｅｐｉｔａｘｉａｌ）或長して
、Ｎ型不純物をＰ型シリコン半導体基板５０内に拡散す
ると共に、エビタキシャル層５２にオートドーピング（
Ａｕｔｏ Ｄｏｐｐｉｎｇ） Ｌ／てＮ型不純物領域５
１即ちＮ型埋込領域５１を形成する。
は、Ｎ型不純物例えばＳｂ． Ａｓ及びＰなどを適宜選
択して導入して不純物領域５１を形成後、Ｎ型単結晶層
５２をエビタキシャル（Ｅｐｉｔａｘｉａｌ）或長して
、Ｎ型不純物をＰ型シリコン半導体基板５０内に拡散す
ると共に、エビタキシャル層５２にオートドーピング（
Ａｕｔｏ Ｄｏｐｐｉｎｇ） Ｌ／てＮ型不純物領域５
１即ちＮ型埋込領域５１を形成する。
エビタキシャル層５２の表面付近には、窒化珪素層をマ
スクとする選択酸化層（ＬＯＧＯＳ）５３を形成後コレ
クタ補償拡散を実施する。更に、ＳｉＯ．（Ｘは以後０
＜ ｘ ＜ ２の関係があるものとする）層５４と窒
化珪素層５５を化学的気相成長法により堆積する。
スクとする選択酸化層（ＬＯＧＯＳ）５３を形成後コレ
クタ補償拡散を実施する。更に、ＳｉＯ．（Ｘは以後０
＜ ｘ ＜ ２の関係があるものとする）層５４と窒
化珪素層５５を化学的気相成長法により堆積する。
その上にアンドープ（ＯＮ Ｄｏｐｅ）多結晶シリコン
層５６を堆積後、不要な部分を酸化する。
層５６を堆積後、不要な部分を酸化する。
次に、第２図ｂに明らかなように，ベース電極を形成す
る予定位置の多結晶シリコン層５６だけにボロンをイオ
ン注入し、また、エミッタとベースに相当する部分の多
結晶シリコン層５６を除去する。
る予定位置の多結晶シリコン層５６だけにボロンをイオ
ン注入し、また、エミッタとベースに相当する部分の多
結晶シリコン層５６を除去する。
そして、第２図ｂに示すように、多結晶シリコン層５６
を酸化後、窒化珪素層５６をエッチングするが、この時
適量のサイドエッチング（ＳｉｄｅＥｔｃｈｉｎｇ）と
更に、Ｓｉｎｘ層５４にライトエッチング（Ｌｉｇｈｔ
Ｅｔｃｈｉｎｇ）を施して第２図Ｃのオーバハング（
Ｏｖｅｒ Ｈａｎｇ）構造とする。
を酸化後、窒化珪素層５６をエッチングするが、この時
適量のサイドエッチング（ＳｉｄｅＥｔｃｈｉｎｇ）と
更に、Ｓｉｎｘ層５４にライトエッチング（Ｌｉｇｈｔ
Ｅｔｃｈｉｎｇ）を施して第２図Ｃのオーバハング（
Ｏｖｅｒ Ｈａｎｇ）構造とする。
そして、第２図ｄのようにアンドープ多結晶シリコン層
５７を堆積してからウェット（Ｗｅｔ）エッチングによ
りオーバハング部にアンドープ多結晶シリコン層５７を
埋込んでから、エミッタベース接合保護用のＳｉｎｘ５
８を形成する。
５７を堆積してからウェット（Ｗｅｔ）エッチングによ
りオーバハング部にアンドープ多結晶シリコン層５７を
埋込んでから、エミッタベース接合保護用のＳｉｎｘ５
８を形成する。
そして、イオン注入法によりベース領域５９を形成し、
再びアンドープ多結晶シリコン層を形成し、方向性のあ
るドライ加工により除去する。引続いて，穴の側面に残
った多結晶シリコン層をマスクとしてＳｉｎ，を除去し
てエミッタコンタクト窓を設置する。
再びアンドープ多結晶シリコン層を形成し、方向性のあ
るドライ加工により除去する。引続いて，穴の側面に残
った多結晶シリコン層をマスクとしてＳｉｎ，を除去し
てエミッタコンタクト窓を設置する。
更に、多結晶シリコン層５６からの拡散によりエミッタ
領域６０を形成し更にまた、各領域に電極６１を作る。
領域６０を形成し更にまた、各領域に電極６１を作る。
このような製造工程では、ドープド多結晶シリコン層に
形成した穴を利用することによって、トランジスタの活
性領域やベース領域などが全て形成される。しかも、こ
の穴を基本にしてＳｉＯｘ層と多結晶シリコンの膜厚と
初期の穴寸法により、エミッタ幅が決定されるので，フ
ォトリソグラフィ（Ｐｈｏｔｏ Ｌｉｔｈｏｇｒａｐｈ
ｙ）技術の最少寸法より微細なエミッタ幅が制御性よく
実現できるのが自己整合技術の特徴である。
形成した穴を利用することによって、トランジスタの活
性領域やベース領域などが全て形成される。しかも、こ
の穴を基本にしてＳｉＯｘ層と多結晶シリコンの膜厚と
初期の穴寸法により、エミッタ幅が決定されるので，フ
ォトリソグラフィ（Ｐｈｏｔｏ Ｌｉｔｈｏｇｒａｐｈ
ｙ）技術の最少寸法より微細なエミッタ幅が制御性よく
実現できるのが自己整合技術の特徴である。
（発明が解決しようとする課題）
第２図に示した横型バイポーラＰＮＰ トランジスタで
は、分離領域によって設けられたＮ型領域をベース、表
面からイオン注入または拡散により形成されるＰ型領域
を夫々エミッタ及びコレクタとして利用する。しかも，
Ｎ＋埋込領域とＮ拡散領域（通称Ｄｅｅｐ Ｎ＋層）は
ベース抵抗を低くするために形成する。
は、分離領域によって設けられたＮ型領域をベース、表
面からイオン注入または拡散により形成されるＰ型領域
を夫々エミッタ及びコレクタとして利用する。しかも，
Ｎ＋埋込領域とＮ拡散領域（通称Ｄｅｅｐ Ｎ＋層）は
ベース抵抗を低くするために形成する。
このような横型バイポーラＰＮＰ トランジスタとして
有効に働くのは、ベースを挟むエミッタとコレクタが対
向している部分、即ち、エミッタの外周側面部とコレク
タの内周側面部だけである。エミッタの底面部、コレク
タの底面部及び外周側面部は、寄生容量を増加させるば
かりであり、更に、一般にエミッタとコレクタは、いわ
ゆるシャロージャンクション（Ｓｈａｌｌｏｗ Ｊｕｎ
ｃｔｉｏｎ）として設置されているので、電流容量の大
きいトランジスタを得るには広い素子面積が必要になる
。
有効に働くのは、ベースを挟むエミッタとコレクタが対
向している部分、即ち、エミッタの外周側面部とコレク
タの内周側面部だけである。エミッタの底面部、コレク
タの底面部及び外周側面部は、寄生容量を増加させるば
かりであり、更に、一般にエミッタとコレクタは、いわ
ゆるシャロージャンクション（Ｓｈａｌｌｏｗ Ｊｕｎ
ｃｔｉｏｎ）として設置されているので、電流容量の大
きいトランジスタを得るには広い素子面積が必要になる
。
本発明は、このような事情により威されたもので、特に
、寄生容量が小さく高速動作に優れ、面積効率の良いバ
イポーラトランジスタを提供することを目的とする。
、寄生容量が小さく高速動作に優れ、面積効率の良いバ
イポーラトランジスタを提供することを目的とする。
（課題を解決するための手段）
ある導電型を示す半導体基板と、この半導体基板表面に
重ねて形成する貫通孔部を有する第１絶縁物層と、この
第１絶縁物層表面及び側壁を被覆しある４電型を示す半
導体基板に接触する反対導電型不純物添加第１多結晶半
導体層と、この反対導電型不純物添加多結晶半導体層を
覆って形成する第２絶縁物層と、貫通孔部を埋めある導
電型を示す半導体基板表面を覆って形成する反対導電型
の単結晶成長層と、反対導電型不純物添加多結晶半導体
層からある導電型を示す半導体基板に反対導電型不純物
を導入して形成する反対導電型の第１不純物領域と、第
１絶縁物層露出面及び反対導電型の単結晶成長層部分を
被覆して形成する第２絶縁物層及びある導電型不純物添
加多結晶半導体層と、この多結晶半導体層表面に形成す
る第３絶縁物層と、ある導電型不純物添加多結晶半導体
層からある導電型不純物を反対導電型の単結晶成長層に
導入して形成するある導電型の不純物領域と、第３絶縁
物層を除去して露出する反対導電型の単結晶成長層に接
して形成する反対導電型不純物添加第２多結晶半導体層
と、反対導電型不純物をある導電型の不純物領域内に導
入して形成する反対導電型の第２不純物領域と、反対導
電型の第１、第２の不純物領域に接触する反対導電型不
純物添加第１、第２多結晶半導体層夫々に形成する第１
、第２電極と、ある導電型の不純物領域に接続するある
導電型不純物添加多結晶半導体層に形成する第３電極に
本発明に係わるバイポーラ型半導体装置の特徴がある。
重ねて形成する貫通孔部を有する第１絶縁物層と、この
第１絶縁物層表面及び側壁を被覆しある４電型を示す半
導体基板に接触する反対導電型不純物添加第１多結晶半
導体層と、この反対導電型不純物添加多結晶半導体層を
覆って形成する第２絶縁物層と、貫通孔部を埋めある導
電型を示す半導体基板表面を覆って形成する反対導電型
の単結晶成長層と、反対導電型不純物添加多結晶半導体
層からある導電型を示す半導体基板に反対導電型不純物
を導入して形成する反対導電型の第１不純物領域と、第
１絶縁物層露出面及び反対導電型の単結晶成長層部分を
被覆して形成する第２絶縁物層及びある導電型不純物添
加多結晶半導体層と、この多結晶半導体層表面に形成す
る第３絶縁物層と、ある導電型不純物添加多結晶半導体
層からある導電型不純物を反対導電型の単結晶成長層に
導入して形成するある導電型の不純物領域と、第３絶縁
物層を除去して露出する反対導電型の単結晶成長層に接
して形成する反対導電型不純物添加第２多結晶半導体層
と、反対導電型不純物をある導電型の不純物領域内に導
入して形成する反対導電型の第２不純物領域と、反対導
電型の第１、第２の不純物領域に接触する反対導電型不
純物添加第１、第２多結晶半導体層夫々に形成する第１
、第２電極と、ある導電型の不純物領域に接続するある
導電型不純物添加多結晶半導体層に形成する第３電極に
本発明に係わるバイポーラ型半導体装置の特徴がある。
（作 用）
本発明のバイポーラ型半導体装置では、自己整合法を利
用してコレクタ領域やエミッタ領域即ちコレクタ領域即
ち反対導電型の第１及び第２の不純物領域と、ベース領
域即ちある導電型の第１の不純物領域からの引出を夫々
の不純物を添加した多結晶半導体層を利用した。この結
果、素子面積を縮小して微細化と高速化を実現したもの
である。
用してコレクタ領域やエミッタ領域即ちコレクタ領域即
ち反対導電型の第１及び第２の不純物領域と、ベース領
域即ちある導電型の第１の不純物領域からの引出を夫々
の不純物を添加した多結晶半導体層を利用した。この結
果、素子面積を縮小して微細化と高速化を実現したもの
である。
（実施例）
第ｔ図ａ−ｅを参照して本発明に係わる一実施例を説明
する。即ち、Ｐ型シリコン半導体基板ｌを約１０００℃
に維持した湿った酸素雰囲気中で酸化して１．の熱酸化
物層２即ち第１酸化物層（便宜上以後熱酸化物層２と記
載する）を被覆後、減圧ＣＶＤ （Ｃｈｅｎ＋ｉｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法により厚さ
７０００人で、Ｐを含有した多結晶シリコン層３即ち不
純物添加多結晶半導体層３を堆積する。次に，ＰＥＰ（
Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）に
より素子領域となる部分に対応する位置に被覆したフォ
トレジス１一層（図示せず）を除去し，それをマスクと
するＲＩＥ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）法により不純物添加多結晶半導体層３をエッチン
グする。更に、残った不純物添加多結晶半導体層３をマ
スクとして露出した熱酸化物層２をエッチングし、再び
不純物添加多結晶半導体層３′を減圧ｃｖＤ法により全
面に堆積して第１図ａに示す断面形状が得られる。即ち
，先の不純物添加多結晶半導体層３は平坦な熱酸化物層
２に堆積されたが、再度堆積工程による不純物添加多結
晶半導体層３′は、エッチング工程により形成した熱酸
化物層２の窓の側壁と露出したＰ型シリコン半導体基板
■を覆って被着させる工程である。
する。即ち、Ｐ型シリコン半導体基板ｌを約１０００℃
に維持した湿った酸素雰囲気中で酸化して１．の熱酸化
物層２即ち第１酸化物層（便宜上以後熱酸化物層２と記
載する）を被覆後、減圧ＣＶＤ （Ｃｈｅｎ＋ｉｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法により厚さ
７０００人で、Ｐを含有した多結晶シリコン層３即ち不
純物添加多結晶半導体層３を堆積する。次に，ＰＥＰ（
Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）に
より素子領域となる部分に対応する位置に被覆したフォ
トレジス１一層（図示せず）を除去し，それをマスクと
するＲＩＥ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）法により不純物添加多結晶半導体層３をエッチン
グする。更に、残った不純物添加多結晶半導体層３をマ
スクとして露出した熱酸化物層２をエッチングし、再び
不純物添加多結晶半導体層３′を減圧ｃｖＤ法により全
面に堆積して第１図ａに示す断面形状が得られる。即ち
，先の不純物添加多結晶半導体層３は平坦な熱酸化物層
２に堆積されたが、再度堆積工程による不純物添加多結
晶半導体層３′は、エッチング工程により形成した熱酸
化物層２の窓の側壁と露出したＰ型シリコン半導体基板
■を覆って被着させる工程である。
この不純物添加多結晶半導体層３′全面に高濃度のＰを
イオン注入して１０１９／ａｍ３程度にドーピング（Ｄ
ｏｐｐｉｎｇ）後、これに方向性のあるドライ（Ｄｒｙ
）加工即ち異方性エッチングを施して、シリコン半導体
基板に堆積した余分の不純物添加多結晶半導体層３、３
′を除去して熱酸化物層２の側壁部分だけを残す。
イオン注入して１０１９／ａｍ３程度にドーピング（Ｄ
ｏｐｐｉｎｇ）後、これに方向性のあるドライ（Ｄｒｙ
）加工即ち異方性エッチングを施して、シリコン半導体
基板に堆積した余分の不純物添加多結晶半導体層３、３
′を除去して熱酸化物層２の側壁部分だけを残す。
次に、例えば８５０℃と比較的低温に維持した酸素中で
酸化することにより、不純物添加多結晶半導体層３′表
面に厚い酸化物層即ち第２酸化物層４を、露出した半導
体基板１上には薄い酸化物層４′が第１図ｂに示すよう
に形成される。
酸化することにより、不純物添加多結晶半導体層３′表
面に厚い酸化物層即ち第２酸化物層４を、露出した半導
体基板１上には薄い酸化物層４′が第１図ｂに示すよう
に形成される。
一方、この工程における熱負荷によりシリコン半導体基
板↓に接触する不純物添加多結晶半導体層３′からリン
が拡散してコレクタ埋込領域即ち第１不純物領域の一部
５、５を形成する。
板↓に接触する不純物添加多結晶半導体層３′からリン
が拡散してコレクタ埋込領域即ち第１不純物領域の一部
５、５を形成する。
更に、厚さの相違を利用するエッチング工程により，シ
リコン半導体基板１上に形成した薄い酸化物層４′だけ
を除去してから．既に形威されている第１不純物領域の
一部５、５間のシリコン半導体基板■内にＡｓ． Ｓｂ
もしくはＰをイオン注入法により導入して表面濃度が約
１０１９７ａ＋＋’の第１不純物領域をコレクタ埋込領
域の一部５，５と一体として完成させる， 次に、第１不純物領域５の上部に位置しており、しかも
厚い第２酸化物層４で囲まれた空間にＰをほぼ１０１５
〜１０１Ｓ／ａｍ３含む選択エビタキシャル層即ちＮ型
単結晶成長層６を堆積し、ここにベース領域即ち第２不
純物領域とエミツタ領域即ち第３不純物領域を自己整合
法を利用して形成する（第１図Ｃ参照）。
リコン半導体基板１上に形成した薄い酸化物層４′だけ
を除去してから．既に形威されている第１不純物領域の
一部５、５間のシリコン半導体基板■内にＡｓ． Ｓｂ
もしくはＰをイオン注入法により導入して表面濃度が約
１０１９７ａ＋＋’の第１不純物領域をコレクタ埋込領
域の一部５，５と一体として完成させる， 次に、第１不純物領域５の上部に位置しており、しかも
厚い第２酸化物層４で囲まれた空間にＰをほぼ１０１５
〜１０１Ｓ／ａｍ３含む選択エビタキシャル層即ちＮ型
単結晶成長層６を堆積し、ここにベース領域即ち第２不
純物領域とエミツタ領域即ち第３不純物領域を自己整合
法を利用して形成する（第１図Ｃ参照）。
その形成工程を以下に述べる。即ち、単結晶成長層６と
第２酸化物層４には窒化珪素層７を被覆後、第２不純物
領域を形成するＮ型単結晶成長層６に対応する部分以外
をパターニング（Ｐａｔｔｅｒｎｉｎｇ）工程により除
去し、更に，Ｂドープド多結晶シリコン層８を堆積して
から、この表面を酸化して酸化物層ｌ５を形成する。工
程後のエッチング処理により窒化珪素層７を溶除するが
、この時適当なサイドエッチング（Ｓｉｄａ Ｅｔｃｈ
ｉｎｇ）を行うと共に酸化珪素物層を軽くエッチング（
ＬｉｇｈｔＥｔｃｈｉｎｇ）を行って第１図ｄに示すよ
うにいわゆるひさし（Ｏｖｅｒ Ｈａｎｇ）構造を形成
する。
第２酸化物層４には窒化珪素層７を被覆後、第２不純物
領域を形成するＮ型単結晶成長層６に対応する部分以外
をパターニング（Ｐａｔｔｅｒｎｉｎｇ）工程により除
去し、更に，Ｂドープド多結晶シリコン層８を堆積して
から、この表面を酸化して酸化物層ｌ５を形成する。工
程後のエッチング処理により窒化珪素層７を溶除するが
、この時適当なサイドエッチング（Ｓｉｄａ Ｅｔｃｈ
ｉｎｇ）を行うと共に酸化珪素物層を軽くエッチング（
ＬｉｇｈｔＥｔｃｈｉｎｇ）を行って第１図ｄに示すよ
うにいわゆるひさし（Ｏｖｅｒ Ｈａｎｇ）構造を形成
する。
次に、図示していないが不純物が添加されていない無添
加多結晶半導体層を堆積してひさし構造を埋めてから湿
式エッチングにより余分な無添加多結晶半導体層を除去
する。更に，続いて説明するベース領域である第２不純
物領域９とエミッタ領域である第３不純物領域１０接合
を保護する酸化物層（図示せず）を設置後、イオン注入
法によりベース領域即ちＰ型第２不純物領域９を表面濃
度１０”／ａｍ３程度に形成する。
加多結晶半導体層を堆積してひさし構造を埋めてから湿
式エッチングにより余分な無添加多結晶半導体層を除去
する。更に，続いて説明するベース領域である第２不純
物領域９とエミッタ領域である第３不純物領域１０接合
を保護する酸化物層（図示せず）を設置後、イオン注入
法によりベース領域即ちＰ型第２不純物領域９を表面濃
度１０”／ａｍ３程度に形成する。
更にまた、第１図ｅに明らかなように再び無添加多結晶
半導体層１１を堆積後異方性エッチングにより余分なも
のを除去して窓を形成後、この窓の側面に残った無添加
多結晶半導体層１１をマスクとするＲＩＥ （Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により酸化物層
を除去して第３不純物領域１０のコンタクト窓を開ける
。
半導体層１１を堆積後異方性エッチングにより余分なも
のを除去して窓を形成後、この窓の側面に残った無添加
多結晶半導体層１１をマスクとするＲＩＥ （Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により酸化物層
を除去して第３不純物領域１０のコンタクト窓を開ける
。
このコンタクト窓を覆って堆積した例えばＡｓやＰなど
を添加した多結晶半導体層１２からＡｓやＰの拡散によ
り表面濃度１０２０／ａｍ３程度のＮ型第３不純物領域
ｌＯを形成する。
を添加した多結晶半導体層１２からＡｓやＰの拡散によ
り表面濃度１０２０／ａｍ３程度のＮ型第３不純物領域
ｌＯを形成する。
最後に各不純物領域５、９、１０に電気的に接続した電
極１２． １３、ｌ４を第１図ｅのように形成する。こ
の電極１２、ｌ３、１４を構成する導電性金属としては
、ＡＱ． ＡＩ２−Ｓｉ． ＡＱ−Ｓｉ−Ｃｕをスパッ
タリング（Ｓｐｕｔｔｅｒｉｎｇ）法により堆積して形
成した。
極１２． １３、ｌ４を第１図ｅのように形成する。こ
の電極１２、ｌ３、１４を構成する導電性金属としては
、ＡＱ． ＡＩ２−Ｓｉ． ＡＱ−Ｓｉ−Ｃｕをスパッ
タリング（Ｓｐｕｔｔｅｒｉｎｇ）法により堆積して形
成した。
このような工程によりＮＰＮ トランジスタが製造され
るが、Ｐボリシリコンに形成された窓だけで，トランジ
スタの活性領域、Ｐボリシリコン、ベース電極などが全
て形成される。この窓を基本にして酸化珪素層、ポリシ
リコンが順次形威され、その厚さと初期の窓の寸法によ
り、エミッタ幅が決定される。従って、ＰＥＰ工程技術
の最少寸法より微細なエミッタ幅を容易にしかも制御性
よく実現できる。
るが、Ｐボリシリコンに形成された窓だけで，トランジ
スタの活性領域、Ｐボリシリコン、ベース電極などが全
て形成される。この窓を基本にして酸化珪素層、ポリシ
リコンが順次形威され、その厚さと初期の窓の寸法によ
り、エミッタ幅が決定される。従って、ＰＥＰ工程技術
の最少寸法より微細なエミッタ幅を容易にしかも制御性
よく実現できる。
このように本発明により、コレクタ引出し部の面積を低
減することが可能になり、微細で高速なバイポーラトラ
ンジスタを実現することができる。
減することが可能になり、微細で高速なバイポーラトラ
ンジスタを実現することができる。
しかも，遮断周波数は、１７．１ＧＨｚと高く、コレク
タ．ベース間接合容量、ベース抵抗も小さい。
タ．ベース間接合容量、ベース抵抗も小さい。
また、エミッタ．ベース接合の耐圧Ｖｅｂｏ ＝ ７Ｖ
前後、Ｖｃｂｏ＝ １８〜２０Ｖ、ｖｃｅｏ＝６〜７■
、ｈｆｅ＝１２０前後と直流特性は問題なく、半導体基
板上の特性のバラツキも小さい。
前後、Ｖｃｂｏ＝ １８〜２０Ｖ、ｖｃｅｏ＝６〜７■
、ｈｆｅ＝１２０前後と直流特性は問題なく、半導体基
板上の特性のバラツキも小さい。
チ
第１図ａ−６は、本発明に係わる一実施例の工程を示す
断面図、第２図ａ−ｅは、従来装置の製造工程を示す断
面図である。 １：半導体基板、２：第１酸化物層， ３、８：不純物添加多結晶半導体層、 ４：第２酸化物層、５：第１不純物領域、６：単結晶成
長層、７：窒化珪素、 ９二第２不純物領域、ｌＯ：第３不純物領域１１：無添
加多結晶半導体層、 １２、ｉ３、１４：電極。
断面図、第２図ａ−ｅは、従来装置の製造工程を示す断
面図である。 １：半導体基板、２：第１酸化物層， ３、８：不純物添加多結晶半導体層、 ４：第２酸化物層、５：第１不純物領域、６：単結晶成
長層、７：窒化珪素、 ９二第２不純物領域、ｌＯ：第３不純物領域１１：無添
加多結晶半導体層、 １２、ｉ３、１４：電極。
Claims (1)
- ある導電型を示す半導体基板と、この半導体基板表面に
重ねて形成する貫通孔部を有する第１絶縁物層と、この
第１絶縁物層表面及び側壁を被覆しある導電型を示す半
導体基板に接触する反対導電型不純物添加第１多結晶半
導体層と、この反対導電型不純物添加多結晶半導体層を
覆って形成する第２絶縁物層と、貫通孔部を埋めある導
電型を示す半導体基板表面を覆って形成する反対導電型
の単結晶成長層と、反対導電型不純物添加多結晶半導体
層からある導電型を示す半導体基板に反対導電型不純物
を導入して形成する反対導電型の第１不純物領域と、第
１絶縁物層露出面及び反対導電型の単結晶成長層部分を
被覆して形成する第２絶縁物層及びある導電型不純物添
加多結晶半導体層と、この多結晶半導体層表面に形成す
る第３絶縁物層と、ある導電型不純物添加多結晶半導体
層からある導電型不純物を反対導電型の単結晶成長に導
入して形成するある導電型の不純物領域と、第３絶縁物
層を除去して露出する反対導電型の単結晶成長層に接し
て形成する反対導電型不純物添加第２多結晶半導体層と
、反対導電型不純物をある導電型の不純物領域内に導入
して形成する反対導電型の第２不純物領域と、反対導電
型の第１、第２の不純物領域に接触する反対導電型不純
物添加第１、第２多結晶半導体層夫々に形成する第１、
第２電極と、ある導電型の不純物領域に接続するある導
電型不純物添加多結晶半導体層に形成する第３電極とを
具備することを特徴とするバイポーラ型半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24158989A JPH03104124A (ja) | 1989-09-18 | 1989-09-18 | バイポーラ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24158989A JPH03104124A (ja) | 1989-09-18 | 1989-09-18 | バイポーラ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104124A true JPH03104124A (ja) | 1991-05-01 |
Family
ID=17076555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24158989A Pending JPH03104124A (ja) | 1989-09-18 | 1989-09-18 | バイポーラ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03104124A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653424A (ja) * | 1992-06-18 | 1994-02-25 | Internatl Business Mach Corp <Ibm> | 縦型ゲートｃｍｏｓと整合する横型バイポーラ・トランジスタ |
-
1989
- 1989-09-18 JP JP24158989A patent/JPH03104124A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653424A (ja) * | 1992-06-18 | 1994-02-25 | Internatl Business Mach Corp <Ibm> | 縦型ゲートｃｍｏｓと整合する横型バイポーラ・トランジスタ |
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