JP2976950B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、例えばバイポーラトランジスタを有する半導体装
置、バイポーラトランジスタを回路素子として有する半
導体集積回路に関する。 【０００２】 【従来の技術】近年、半導体集積回路において、集積度
が向上するに伴い、寄生容量を減少させた構造のトラン
ジスタが数多く提案されている。図４を参照して、従来
のトランジスタの構造の例を説明する。 【０００３】このトランジスタは、ｎ型Ｓｉによる基板
１に、 LOCOS（Local Oxidation ofSilicon）すなわち
局部的熱酸化によって形成したＳｉＯ2 酸化膜２によっ
て囲まれている。この場合、ベース電極取出し層は、不
純物例えばアクセプタがドープされた多結晶Ｓｉ層５に
より行われ、この多結晶Ｓｉ層５からの不純物の半導体
基板への拡散によって、ベース電極の取出しがなされる
グラフトベース領域２１ＧＢが形成される。すなわち、
ベース電極取出し層と、そのベース電極取出のコンタク
トがなされるグラフトベース領域２１ＧＢとはセルフア
ラインされる。また、この場合、そのエミッタ領域９と
ベース電極取出し層とのセパレーションは、ＳｉＯ2 絶
縁膜６のサイドウオール６ｗにより行われているもので
あり、このため、エミッタとベース間の間隔を幅狭にす
ることができ、サブミクロンのエミッタの形成が可能と
なることから、伝搬遅延時間Ｔpdが１００ｐｓ以下の高
速性を実現することができる。 【０００４】 【発明が解決しようとする課題】しかしながら、図４の
トランジスタでは、多結晶Ｓｉ層によるベース電極取出
し層のエミッタ側端縁と酸化膜２の端縁との距離Ｗ’を
充分小に、かつ正確に安定して設定することに課題があ
る。すなわち、上述のトランジスタにおいては、その製
造にあたり、酸化膜２の形成に際してのLOCOS によって
発生したバーズビークによる突起、いわゆるバーズヘッ
ドをエッチングする作業が行われるが、このときバーズ
ビークの先端が後退することになり、この後退量は大き
く、かつその後退量にばらつきがあり、さらに多結晶Ｓ
ｉ層に対するフォトリソグラフィによるパターンエッチ
ングに際してのマスク合わせのトーレランスの考慮か
ら、上述した多結晶Ｓｉ層によるベース電極取出し層の
エミッタ側端縁と酸化膜２の端縁との距離Ｗ’、すなわ
ちベース電極のコンタクト面積、言い換えればグラフト
ベース領域２１ＧＢの面積が、真性ベース領域２１ｉに
対し大きな面積を占めざるを得ず、寄生容量が大とな
り、高速化、微細化に制約があり、また、その特性にば
らつきが生じるという課題がある。 【０００５】このような不都合を回避する方法として、
例えばＮＴＴのＳＳＴ−１Ａプロセスや、本出願人の出
願に係る特願昭６０−１１１２４９号出願の発明におけ
るプロセスによるセルフアラインを利用したサブミクロ
ンオーダーのベースコンタクト形成技術の提案がなされ
ている。 【０００６】しかしながら、これらの方法は、比較的そ
の製造工程が複雑で、プロセスステップ数が多いという
欠点を有している。 【０００７】本発明においては、その製造工程数が少な
く、しかもサブミクロンオーダーのコンタクト幅を、確
実に、安定して実現できるようにした半導体装置の製造
方法を提供するものである。 【０００８】 【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板上の素子形成領域上に耐酸化
膜を形成する工程と、半導体基板を選択的に酸化し第１
の酸化領域を形成する工程と、耐酸化膜を除去する工程
と、少なくとも該耐酸化膜除去部を酸化し第１の酸化領
域に比べて薄い第２の酸化領域を形成する工程と、第２
の酸化領域のうち上記第１の酸化領域に接する部分を所
定の領域だけ残して、第２の酸化領域を選択的に除去し
て第１の開口を形成する工程と、この第１の開口を覆っ
て、第１の酸化領域上に延在する導電層を形成する工程
と、この導電層に、第１の開口に含有される第２の開口
を形成する選択的エッチングする工程とを経て目的とす
る半導体装置を得る。 【０００９】上述の本発明によれば、第１の開口を形成
し、この第１の開口に含有する、すなわちこの第１の開
口内に第２の開口を形成するものであり、これら開口間
の幅、つまり、第１の開口の内縁と、第２の開口の外縁
との間隔によって導電層のコンタクト幅を規定するもの
であるので、充分小に、かつばらつきなく正確に設定す
ることができる。また、その製造工程は少ないので、量
産的に製造することができる。 【００１０】 【発明の実施の形態】本発明による半導体装置の製造方
法は、前述したように、半導体基板上の素子形成領域上
に耐酸化膜を形成する工程と、半導体基板を選択的に酸
化し第１の酸化領域を形成する工程と、耐酸化膜を除去
する工程と、少なくとも該耐酸化膜除去部を酸化し第１
の酸化領域に比べて薄い第２の酸化領域を形成する工程
と、第２の酸化領域のうち上記第１の酸化領域に接する
部分を所定の領域だけ残して、第２の酸化領域を選択的
に除去して第１の開口を形成する工程と、この第１の開
口を覆って、第１の酸化領域に延在する導電層を形成す
る工程と、この導電層に、第１の開口に含有される第２
の開口を選択的に形成するエッチング工程とを経て目的
とする半導体装置を得るものであるが、次に、図１〜図
３を参照して、この本発明による半導体装置の製造方法
の一例を詳細に説明する。 【００１１】この例ではＮＰＮ型のトランジスタを例示
するものであるが、この例に限られるものではない。図
１Ａに示すように、いわゆるリセスドLOCOS によって、
Ｓｉによる半導体基板１の、トランジスタの形成領域
を、Ｓｉ3 Ｎ4 膜すなわち耐酸化膜１２でカバーし、熱
酸化を行ってＳｉＯ2 酸化膜２を形成して第１の酸化領
域を形成する。 【００１２】図１Ｂに示すように、Ｓｉ3 Ｎ4 耐酸化膜
１２をエッチング除去して後、ＳｉＯ2 膜（図示せず）
をＣＶＤ(Chemical Vapor Deposition) 法によって形成
し、これの上に全面的にフォトレジスト層（図示せず）
を塗布する。そして、その後、平坦化のためのエッチバ
ックを行ってＳｉＯ2 膜をエッチングして、LOCOS によ
って生じたバーズビークの平坦化を行う。このとき、最
後の溶液エッチングによってバーズビークが後退する。 【００１３】次に、酸化膜２が存在せず、外部に露呈さ
れた部分に、図１Ｃに示すように、LOCOS による第１の
酸化領域の酸化膜２に比し、厚さが薄い例えばＳｉＯ2
による酸化膜３を形成して第２の酸化領域を形成する。
そして、全面的にフォトレジスト膜４を塗布し、酸化膜
３に第１の開口３１（図２Ａに開示）を穿設する。この
開口３１の形成において、フォトレジスト膜４に、目的
とする第１の開口３１に対応する開口４ｗを形成するも
のであるが、この開口４ｗの形成は、バーズビークより
内側になされる。この開口４ｗを形成するための、フォ
トレジスト膜４に対するパターン露光のマスク合わせ精
度は、±０．１μｍ程度が実現できる。 【００１４】このようにして、図２Ａに示すように、図
１Ｃのフォトレジスト膜４によるマスクを用いて酸化膜
３に対するエッチングによって第１の開口３１を形成し
て後、この開口３１を覆って第１の酸化領域（酸化膜
２）上に延在してそれぞれ例えばＣＶＤ法によって多結
晶Ｓｉ層による導電層５を数千Åの厚さに形成し、これ
の上にＳｉＯ2 層６による絶縁層を数千Åの厚さに形成
する。その後、マスク合わせにより、エミッタおよびベ
ース真性領域の位置決定を行う。すなわち、ＳｉＯ2 絶
縁層６および多結晶Ｓｉ導電層５に対して、エミッタお
よびベース真性領域の形成部に、第２の開口３２（図２
Ｂに開示）を穿設するものであるが、この第２の開口３
２は、第１の開口３１内に含有する、すなわち第１の開
口３２より内側に形成する。この第２の開口３２を形成
するために、ＳｉＯ2 絶縁層６上に全面的にフォトレジ
スト膜７の形成を行い、これに第２の開口３２を形成す
るための開口７ｗを形成する。 【００１５】そして、フォトレジスト膜７をマスクとし
てその開口７ｗを通じて異方性エッチングを行って、図
２Ｂに示すように、絶縁層６と導電層５を貫通する第２
の開口３２を形成する。この場合、図２Ａで示す開口７
ｗの形成におけるフォトレジスト膜７に対するパターン
露光のマスク合わせは、第１の開口３１の形成における
前述のフォトレジスト膜４に対する露光のマスク合わせ
を基準とすることができるものであることから、第１の
開口３１の内縁と、この第１の開口３１内に含有する第
２の開口３２の外縁との距離Ｗは、正確に、したがっ
て、ばらつきなく、しかもトーレランスの考慮を必要と
しないことから、充分小に選定することができる。 【００１６】このようにして、エミッタおよびベース真
性領域の形成部に開口３２を形成して後、この開口３２
を通じて、不純物イオンこの例ではアクセプタとなる不
純物のイオン注入と、その後のアニーリングによりイン
トリンシックベースすなわち真性ベース領域２１ｉ形成
する。また、導電層５、すなわちアクセプタなる不純物
がドープされている多結晶Ｓｉ層５からの拡散によって
高濃度ｐ+ のグラフトベース領域２１ＧＢを形成する。
その後、開口３２内にサイドウオール８を周知の技術に
よって形成する。 【００１７】図３に示すように、エミッタ領域９をイオ
ン注入により形成した後、通常のメタル層の形成工程に
より、エミッタ１０をエミッタ領域９にコンタクトし、
多結晶Ｓｉ導電層５に、絶縁層６に形成したコンタクト
窓を通じて金属ベース電極１１をコンタクトする。 【００１８】このようにして作製した半導体装置は、第
１の開口３１を形成し、この第１の開口３１内に、真性
ベース領域２１ｉおよびエミッタ領域９を形成する第２
の開口３２を形成するものであり、第１の開口３１と第
２の開口３２との距離Ｗは、上述したように正確に設定
することができることから、ベース電極取出し層（導電
層５）のコンタクト幅を確実に、かつマスク合わせのト
ーレランスを考慮する必要なく充分小に選定することが
できる。 【００１９】尚、上述した例では、ＮＰＮ型のトランジ
スタを形成する場合について説明したが、各部の導電型
を逆導電型に選定することによってＰＮＰ型トランジス
タを形成することができることは言うまでもない。 【００２０】 【発明の効果】上述したように、本発明製造方法によれ
ば、第１の開口３１と、この開口３１内に第２の開口３
２を形成するものであり、これらの間隔は、そのばらつ
きを効果的に回避して正確に、かつ充分小に選定するこ
とができるので、第１および第２の開口３１および３２
間においてコンタクトされる電極を構成する導電層のコ
ンタクト幅を、正確にかつ小に選定できることから、高
速性にすぐれ、高集積度の半導体装置を均一な特性をも
って、したがって、高信頼性を有し、高歩留りをもって
製造することができる。 【００２１】そして、その製造工程も特段の工程を採る
ことがないことによって製造の簡易化も図られ、量産化
がはかられる。
方法、例えばバイポーラトランジスタを有する半導体装
置、バイポーラトランジスタを回路素子として有する半
導体集積回路に関する。 【０００２】 【従来の技術】近年、半導体集積回路において、集積度
が向上するに伴い、寄生容量を減少させた構造のトラン
ジスタが数多く提案されている。図４を参照して、従来
のトランジスタの構造の例を説明する。 【０００３】このトランジスタは、ｎ型Ｓｉによる基板
１に、 LOCOS（Local Oxidation ofSilicon）すなわち
局部的熱酸化によって形成したＳｉＯ2 酸化膜２によっ
て囲まれている。この場合、ベース電極取出し層は、不
純物例えばアクセプタがドープされた多結晶Ｓｉ層５に
より行われ、この多結晶Ｓｉ層５からの不純物の半導体
基板への拡散によって、ベース電極の取出しがなされる
グラフトベース領域２１ＧＢが形成される。すなわち、
ベース電極取出し層と、そのベース電極取出のコンタク
トがなされるグラフトベース領域２１ＧＢとはセルフア
ラインされる。また、この場合、そのエミッタ領域９と
ベース電極取出し層とのセパレーションは、ＳｉＯ2 絶
縁膜６のサイドウオール６ｗにより行われているもので
あり、このため、エミッタとベース間の間隔を幅狭にす
ることができ、サブミクロンのエミッタの形成が可能と
なることから、伝搬遅延時間Ｔpdが１００ｐｓ以下の高
速性を実現することができる。 【０００４】 【発明が解決しようとする課題】しかしながら、図４の
トランジスタでは、多結晶Ｓｉ層によるベース電極取出
し層のエミッタ側端縁と酸化膜２の端縁との距離Ｗ’を
充分小に、かつ正確に安定して設定することに課題があ
る。すなわち、上述のトランジスタにおいては、その製
造にあたり、酸化膜２の形成に際してのLOCOS によって
発生したバーズビークによる突起、いわゆるバーズヘッ
ドをエッチングする作業が行われるが、このときバーズ
ビークの先端が後退することになり、この後退量は大き
く、かつその後退量にばらつきがあり、さらに多結晶Ｓ
ｉ層に対するフォトリソグラフィによるパターンエッチ
ングに際してのマスク合わせのトーレランスの考慮か
ら、上述した多結晶Ｓｉ層によるベース電極取出し層の
エミッタ側端縁と酸化膜２の端縁との距離Ｗ’、すなわ
ちベース電極のコンタクト面積、言い換えればグラフト
ベース領域２１ＧＢの面積が、真性ベース領域２１ｉに
対し大きな面積を占めざるを得ず、寄生容量が大とな
り、高速化、微細化に制約があり、また、その特性にば
らつきが生じるという課題がある。 【０００５】このような不都合を回避する方法として、
例えばＮＴＴのＳＳＴ−１Ａプロセスや、本出願人の出
願に係る特願昭６０−１１１２４９号出願の発明におけ
るプロセスによるセルフアラインを利用したサブミクロ
ンオーダーのベースコンタクト形成技術の提案がなされ
ている。 【０００６】しかしながら、これらの方法は、比較的そ
の製造工程が複雑で、プロセスステップ数が多いという
欠点を有している。 【０００７】本発明においては、その製造工程数が少な
く、しかもサブミクロンオーダーのコンタクト幅を、確
実に、安定して実現できるようにした半導体装置の製造
方法を提供するものである。 【０００８】 【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板上の素子形成領域上に耐酸化
膜を形成する工程と、半導体基板を選択的に酸化し第１
の酸化領域を形成する工程と、耐酸化膜を除去する工程
と、少なくとも該耐酸化膜除去部を酸化し第１の酸化領
域に比べて薄い第２の酸化領域を形成する工程と、第２
の酸化領域のうち上記第１の酸化領域に接する部分を所
定の領域だけ残して、第２の酸化領域を選択的に除去し
て第１の開口を形成する工程と、この第１の開口を覆っ
て、第１の酸化領域上に延在する導電層を形成する工程
と、この導電層に、第１の開口に含有される第２の開口
を形成する選択的エッチングする工程とを経て目的とす
る半導体装置を得る。 【０００９】上述の本発明によれば、第１の開口を形成
し、この第１の開口に含有する、すなわちこの第１の開
口内に第２の開口を形成するものであり、これら開口間
の幅、つまり、第１の開口の内縁と、第２の開口の外縁
との間隔によって導電層のコンタクト幅を規定するもの
であるので、充分小に、かつばらつきなく正確に設定す
ることができる。また、その製造工程は少ないので、量
産的に製造することができる。 【００１０】 【発明の実施の形態】本発明による半導体装置の製造方
法は、前述したように、半導体基板上の素子形成領域上
に耐酸化膜を形成する工程と、半導体基板を選択的に酸
化し第１の酸化領域を形成する工程と、耐酸化膜を除去
する工程と、少なくとも該耐酸化膜除去部を酸化し第１
の酸化領域に比べて薄い第２の酸化領域を形成する工程
と、第２の酸化領域のうち上記第１の酸化領域に接する
部分を所定の領域だけ残して、第２の酸化領域を選択的
に除去して第１の開口を形成する工程と、この第１の開
口を覆って、第１の酸化領域に延在する導電層を形成す
る工程と、この導電層に、第１の開口に含有される第２
の開口を選択的に形成するエッチング工程とを経て目的
とする半導体装置を得るものであるが、次に、図１〜図
３を参照して、この本発明による半導体装置の製造方法
の一例を詳細に説明する。 【００１１】この例ではＮＰＮ型のトランジスタを例示
するものであるが、この例に限られるものではない。図
１Ａに示すように、いわゆるリセスドLOCOS によって、
Ｓｉによる半導体基板１の、トランジスタの形成領域
を、Ｓｉ3 Ｎ4 膜すなわち耐酸化膜１２でカバーし、熱
酸化を行ってＳｉＯ2 酸化膜２を形成して第１の酸化領
域を形成する。 【００１２】図１Ｂに示すように、Ｓｉ3 Ｎ4 耐酸化膜
１２をエッチング除去して後、ＳｉＯ2 膜（図示せず）
をＣＶＤ(Chemical Vapor Deposition) 法によって形成
し、これの上に全面的にフォトレジスト層（図示せず）
を塗布する。そして、その後、平坦化のためのエッチバ
ックを行ってＳｉＯ2 膜をエッチングして、LOCOS によ
って生じたバーズビークの平坦化を行う。このとき、最
後の溶液エッチングによってバーズビークが後退する。 【００１３】次に、酸化膜２が存在せず、外部に露呈さ
れた部分に、図１Ｃに示すように、LOCOS による第１の
酸化領域の酸化膜２に比し、厚さが薄い例えばＳｉＯ2
による酸化膜３を形成して第２の酸化領域を形成する。
そして、全面的にフォトレジスト膜４を塗布し、酸化膜
３に第１の開口３１（図２Ａに開示）を穿設する。この
開口３１の形成において、フォトレジスト膜４に、目的
とする第１の開口３１に対応する開口４ｗを形成するも
のであるが、この開口４ｗの形成は、バーズビークより
内側になされる。この開口４ｗを形成するための、フォ
トレジスト膜４に対するパターン露光のマスク合わせ精
度は、±０．１μｍ程度が実現できる。 【００１４】このようにして、図２Ａに示すように、図
１Ｃのフォトレジスト膜４によるマスクを用いて酸化膜
３に対するエッチングによって第１の開口３１を形成し
て後、この開口３１を覆って第１の酸化領域（酸化膜
２）上に延在してそれぞれ例えばＣＶＤ法によって多結
晶Ｓｉ層による導電層５を数千Åの厚さに形成し、これ
の上にＳｉＯ2 層６による絶縁層を数千Åの厚さに形成
する。その後、マスク合わせにより、エミッタおよびベ
ース真性領域の位置決定を行う。すなわち、ＳｉＯ2 絶
縁層６および多結晶Ｓｉ導電層５に対して、エミッタお
よびベース真性領域の形成部に、第２の開口３２（図２
Ｂに開示）を穿設するものであるが、この第２の開口３
２は、第１の開口３１内に含有する、すなわち第１の開
口３２より内側に形成する。この第２の開口３２を形成
するために、ＳｉＯ2 絶縁層６上に全面的にフォトレジ
スト膜７の形成を行い、これに第２の開口３２を形成す
るための開口７ｗを形成する。 【００１５】そして、フォトレジスト膜７をマスクとし
てその開口７ｗを通じて異方性エッチングを行って、図
２Ｂに示すように、絶縁層６と導電層５を貫通する第２
の開口３２を形成する。この場合、図２Ａで示す開口７
ｗの形成におけるフォトレジスト膜７に対するパターン
露光のマスク合わせは、第１の開口３１の形成における
前述のフォトレジスト膜４に対する露光のマスク合わせ
を基準とすることができるものであることから、第１の
開口３１の内縁と、この第１の開口３１内に含有する第
２の開口３２の外縁との距離Ｗは、正確に、したがっ
て、ばらつきなく、しかもトーレランスの考慮を必要と
しないことから、充分小に選定することができる。 【００１６】このようにして、エミッタおよびベース真
性領域の形成部に開口３２を形成して後、この開口３２
を通じて、不純物イオンこの例ではアクセプタとなる不
純物のイオン注入と、その後のアニーリングによりイン
トリンシックベースすなわち真性ベース領域２１ｉ形成
する。また、導電層５、すなわちアクセプタなる不純物
がドープされている多結晶Ｓｉ層５からの拡散によって
高濃度ｐ+ のグラフトベース領域２１ＧＢを形成する。
その後、開口３２内にサイドウオール８を周知の技術に
よって形成する。 【００１７】図３に示すように、エミッタ領域９をイオ
ン注入により形成した後、通常のメタル層の形成工程に
より、エミッタ１０をエミッタ領域９にコンタクトし、
多結晶Ｓｉ導電層５に、絶縁層６に形成したコンタクト
窓を通じて金属ベース電極１１をコンタクトする。 【００１８】このようにして作製した半導体装置は、第
１の開口３１を形成し、この第１の開口３１内に、真性
ベース領域２１ｉおよびエミッタ領域９を形成する第２
の開口３２を形成するものであり、第１の開口３１と第
２の開口３２との距離Ｗは、上述したように正確に設定
することができることから、ベース電極取出し層（導電
層５）のコンタクト幅を確実に、かつマスク合わせのト
ーレランスを考慮する必要なく充分小に選定することが
できる。 【００１９】尚、上述した例では、ＮＰＮ型のトランジ
スタを形成する場合について説明したが、各部の導電型
を逆導電型に選定することによってＰＮＰ型トランジス
タを形成することができることは言うまでもない。 【００２０】 【発明の効果】上述したように、本発明製造方法によれ
ば、第１の開口３１と、この開口３１内に第２の開口３
２を形成するものであり、これらの間隔は、そのばらつ
きを効果的に回避して正確に、かつ充分小に選定するこ
とができるので、第１および第２の開口３１および３２
間においてコンタクトされる電極を構成する導電層のコ
ンタクト幅を、正確にかつ小に選定できることから、高
速性にすぐれ、高集積度の半導体装置を均一な特性をも
って、したがって、高信頼性を有し、高歩留りをもって
製造することができる。 【００２１】そして、その製造工程も特段の工程を採る
ことがないことによって製造の簡易化も図られ、量産化
がはかられる。
【図面の簡単な説明】
【図１】Ａ〜Ｃは、本発明による半導体装置の製造方法
の一例の工程図である。 【図２】Ａ〜Ｃは、本発明による半導体装置の製造方法
の一例の工程図である。 【図３】本発明による半導体装置の製造方法の一例によ
って得たトランジスタの概略断面図である。 【図４】従来のトランジスタの断面図である。 【符号の説明】 １・・・半導体基板、２・・・酸化膜（第１の酸化領
域）、３・・・酸化膜（第２の酸化領域）、４，７・・
・フォトレジスト膜、４ｗ，７ｗ・・・開口、８・・・
サイドウオール、９・・・エミッタ領域、１０・・・エ
ミッタ電極、１１ベース電極、２１ｉ・・・真性ベース
領域、２１ＧＢ・・・グラフトベース領域、３１・・・
第１の開口、３２・・・第２の開口
の一例の工程図である。 【図２】Ａ〜Ｃは、本発明による半導体装置の製造方法
の一例の工程図である。 【図３】本発明による半導体装置の製造方法の一例によ
って得たトランジスタの概略断面図である。 【図４】従来のトランジスタの断面図である。 【符号の説明】 １・・・半導体基板、２・・・酸化膜（第１の酸化領
域）、３・・・酸化膜（第２の酸化領域）、４，７・・
・フォトレジスト膜、４ｗ，７ｗ・・・開口、８・・・
サイドウオール、９・・・エミッタ領域、１０・・・エ
ミッタ電極、１１ベース電極、２１ｉ・・・真性ベース
領域、２１ＧＢ・・・グラフトベース領域、３１・・・
第１の開口、３２・・・第２の開口
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭60−81862（ＪＰ，Ａ)
特開 昭61−29172（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.6，ＤＢ名)
H01L 21/33 - 21/331
H01L 29/68 - 29/73
Claims (1)
- (57)【特許請求の範囲】 １．半導体基板上の素子形成領域上に耐酸化膜を形成す
る工程と、 上記半導体基板を選択的に酸化し第１の酸化領域を形成
する工程と、 上記耐酸化膜を除去する工程と、上記第１の酸化領域の一部を除去して該第１の酸化領域
におけるバーズヘッドを平坦化する工程と、 少なくとも上記耐酸化膜の除去部を酸化して上記第１の
酸化領域に比べて薄い第２の酸化領域を形成する工程
と、 上記第２の領域のうち上記第１の酸化領域に接する部分
を所定の領域だけ残して、上記第２の酸化領域を選択的
に除去して第１の開口を形成する工程と、 該第１の開口を覆って、上記第１の酸化領域上に延在す
る導電層を形成する工程と、 該導電層に、上記第１の開口に含有される第２の開口を
形成する選択的エッチング工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9293829A JP2976950B2 (ja) | 1997-10-27 | 1997-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9293829A JP2976950B2 (ja) | 1997-10-27 | 1997-10-27 | 半導体装置の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61263019A Division JP2780711B2 (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098051A JPH1098051A (ja) | 1998-04-14 |
| JP2976950B2 true JP2976950B2 (ja) | 1999-11-10 |
Family
ID=17799707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9293829A Expired - Lifetime JP2976950B2 (ja) | 1997-10-27 | 1997-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976950B2 (ja) |
-
1997
- 1997-10-27 JP JP9293829A patent/JP2976950B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1098051A (ja) | 1998-04-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |