JPH07288284A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07288284A JPH07288284A JP6078420A JP7842094A JPH07288284A JP H07288284 A JPH07288284 A JP H07288284A JP 6078420 A JP6078420 A JP 6078420A JP 7842094 A JP7842094 A JP 7842094A JP H07288284 A JPH07288284 A JP H07288284A
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Abstract
(57)【要約】
【目的】 微細なベース領域内にサブミクロン幅及び深
さを備えた超微細なエミッタ領域を持つ寄生容量の少な
いＮＰＮトランジスタと、横型構造のＰＮＰトランジス
タを同時に同一基板上に製造できる方法を提供すること
を目的とする。 【構成】 ＮＰＮ Tr.の真性ベース領域の形成を製造プ
ロセスの後期（高温熱処理後）に行うことにより、浅い
ベース領域及びエミッタ領域を形成し、またトランジス
タ側壁及び素子分離膜をシリコン酸化膜にする構造と
し、さらに、これと同時に同一基板上にベース幅の狭い
高速のＰＮＰ Tr.も製造するもので、トランジスタの微
細化と同時に寄生容量（ベース・エミッタ接合容量、コ
レクタ・基板接合容量）を低減させることができ、高速
度のＮＰＮ Tr.と高速度のＰＮＰ Tr.を同一基板上に製
造することが可能となる。
さを備えた超微細なエミッタ領域を持つ寄生容量の少な
いＮＰＮトランジスタと、横型構造のＰＮＰトランジス
タを同時に同一基板上に製造できる方法を提供すること
を目的とする。 【構成】 ＮＰＮ Tr.の真性ベース領域の形成を製造プ
ロセスの後期（高温熱処理後）に行うことにより、浅い
ベース領域及びエミッタ領域を形成し、またトランジス
タ側壁及び素子分離膜をシリコン酸化膜にする構造と
し、さらに、これと同時に同一基板上にベース幅の狭い
高速のＰＮＰ Tr.も製造するもので、トランジスタの微
細化と同時に寄生容量（ベース・エミッタ接合容量、コ
レクタ・基板接合容量）を低減させることができ、高速
度のＮＰＮ Tr.と高速度のＰＮＰ Tr.を同一基板上に製
造することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、微細化、高速度化を図
った半導体装置、特に高周波トランジスタを中心とした
バイポーラ型トランジスタの製造方法に関するものであ
る。
った半導体装置、特に高周波トランジスタを中心とした
バイポーラ型トランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】従来から高周波トランジスタは、ベース
領域の幅と深さを縮小し、コレクタ・ベース接合容量を
減少すること、浅いベース・エミッタ拡散層を形成する
こと、すなわち、拡散層のシャロー化により、高速度化
が進められてきた。しかしながら、ＮＰＮ，ＰＮＰの両
トランジスタを同一基板内に製造しようとすると、例え
ばＮＰＮトランジスタ（以下、ＮＰＮ Tr.と略す）を縦
型にして高速にしても、ＰＮＰトランジスタ（以下、Ｐ
ＮＰ Tr.と略す）は横型になり、ＰＮＰ Tr.の高速性が
損なわれてしまう。
領域の幅と深さを縮小し、コレクタ・ベース接合容量を
減少すること、浅いベース・エミッタ拡散層を形成する
こと、すなわち、拡散層のシャロー化により、高速度化
が進められてきた。しかしながら、ＮＰＮ，ＰＮＰの両
トランジスタを同一基板内に製造しようとすると、例え
ばＮＰＮトランジスタ（以下、ＮＰＮ Tr.と略す）を縦
型にして高速にしても、ＰＮＰトランジスタ（以下、Ｐ
ＮＰ Tr.と略す）は横型になり、ＰＮＰ Tr.の高速性が
損なわれてしまう。
【０００３】図２の(ａ)から(ｅ)は、縦型ＮＰＮ Tr.と
横型ＰＮＰ Tr.の基本的な製造工程の一例である。すな
わち、図２の(ａ)は、周知の技術によりＰ形シリコン基
板１に、Ｎ+ 形埋込層４を形成した後、Ｎ形エピタキシ
ャル層２を形成し、素子分離のためのＰ形拡散層５とＮ
ＰＮ Tr.のグラフトコレクタ領域であるＮ+ 形拡散層６
と、ＰＮＰ Tr.のグラフトベース領域であるＮ+ 形拡散
層６１とを熱拡散等により形成する。さらに、ＮＰＮ T
r.のベース領域７とＰＮＰ Tr.のエミッタ領域７１、コ
クレタ領域７２にＰ形拡散層を同様の方法により形成す
る。この際、ＰＮＰ Tr.のベース幅６２は、横型である
ため、フォトエッチング技術の能力に左右され、サブミ
クロンの形成は不可能である。その後、全面にノンドー
プトポリシリコン１６を堆積し、いわゆるＬＯＣＯＳ法
により、不要部分のノンドープトポリシリコンを酸化
し、酸化シリコン膜(ＳiＯ2膜)１３に変える。
横型ＰＮＰ Tr.の基本的な製造工程の一例である。すな
わち、図２の(ａ)は、周知の技術によりＰ形シリコン基
板１に、Ｎ+ 形埋込層４を形成した後、Ｎ形エピタキシ
ャル層２を形成し、素子分離のためのＰ形拡散層５とＮ
ＰＮ Tr.のグラフトコレクタ領域であるＮ+ 形拡散層６
と、ＰＮＰ Tr.のグラフトベース領域であるＮ+ 形拡散
層６１とを熱拡散等により形成する。さらに、ＮＰＮ T
r.のベース領域７とＰＮＰ Tr.のエミッタ領域７１、コ
クレタ領域７２にＰ形拡散層を同様の方法により形成す
る。この際、ＰＮＰ Tr.のベース幅６２は、横型である
ため、フォトエッチング技術の能力に左右され、サブミ
クロンの形成は不可能である。その後、全面にノンドー
プトポリシリコン１６を堆積し、いわゆるＬＯＣＯＳ法
により、不要部分のノンドープトポリシリコンを酸化
し、酸化シリコン膜(ＳiＯ2膜)１３に変える。
【０００４】次に、図２(ｂ)では、窒化シリコン膜(Ｓi
3Ｎ4膜)１７、ＳiＯ2膜を順次堆積し、ＳiＯ2膜につい
ては、ＮＰＮ Tr.のエミッタ、コレクタ形成予定部分と
ＰＮＰ Tr.のベース形成予定部分のＳiＯ2膜１８のみを
残存させ、他の部分を選択除去する。このＳiＯ2膜１８
を不純物拡散マスクにして、ノンドープトポリシリコン
１６にボロン等のＰ形不純物をイオン注入法によって導
入して、Ｐ+ 形ポリシリコン１２に変える。この結果、
ＳiＯ2膜１８直下のノンドープトポリシリコン１６はノ
ンドープのままとなる。
3Ｎ4膜)１７、ＳiＯ2膜を順次堆積し、ＳiＯ2膜につい
ては、ＮＰＮ Tr.のエミッタ、コレクタ形成予定部分と
ＰＮＰ Tr.のベース形成予定部分のＳiＯ2膜１８のみを
残存させ、他の部分を選択除去する。このＳiＯ2膜１８
を不純物拡散マスクにして、ノンドープトポリシリコン
１６にボロン等のＰ形不純物をイオン注入法によって導
入して、Ｐ+ 形ポリシリコン１２に変える。この結果、
ＳiＯ2膜１８直下のノンドープトポリシリコン１６はノ
ンドープのままとなる。
【０００５】次に図２の(ｃ)では、Ｓi3Ｎ4膜１７をウ
エットエッチングにより除去する。この際、ＳiＯ2膜１
８直下のＳi3Ｎ4膜のみが残存するが、オーバーエッチ
ングぎみにエッチングを行い、いわゆるサイドエッチン
グにより、ＳiＯ2膜１８よりも細くする。そこで、Ｐ+
形ポリシリコン１２よりノンドープトポリシリコン１６
の方がエッチング速度の速いエッチング液を用いて、ノ
ンドープトポリシリコン１６をエッチングする。する
と、エミッタパターンのエッジ部分からノンドープトポ
リシリコン１６の一部がエッチングされ、Ｐ+ 形ポリシ
リコン１２とノンドープトポリシリコン１６が分離され
る。
エットエッチングにより除去する。この際、ＳiＯ2膜１
８直下のＳi3Ｎ4膜のみが残存するが、オーバーエッチ
ングぎみにエッチングを行い、いわゆるサイドエッチン
グにより、ＳiＯ2膜１８よりも細くする。そこで、Ｐ+
形ポリシリコン１２よりノンドープトポリシリコン１６
の方がエッチング速度の速いエッチング液を用いて、ノ
ンドープトポリシリコン１６をエッチングする。する
と、エミッタパターンのエッジ部分からノンドープトポ
リシリコン１６の一部がエッチングされ、Ｐ+ 形ポリシ
リコン１２とノンドープトポリシリコン１６が分離され
る。
【０００６】さらに図２の(ｄ)では、ＳiＯ2膜１８を除
去した後、熱酸化を行い、ノンドープトポリシリコン１
６、Ｐ+ 形ポリシリコン１２、およびシリコン基板２の
ＮＰＮ Tr.のベース拡散領域の露出部分をＳiＯ2膜１３
(絶縁膜)に変える。そして、Ｓi3Ｎ4膜１７を除去す
る。最後に図２の(ｅ)では、ノンドープトポリシリコン
１６に砒素(Ａｓ)等のＮ形不純物を熱拡散等の方法で導
入して、Ｎ+ 形ポリシリコンに変え、これを不純物源に
して、エミッタ領域を形成する。そして、ＮＰＮTr.の
ベース電極４２、エミッタ電極４１、コレクタ電極４
３、ＰＮＰ Tr.のベース電極４４、エミッタ電極４５、
コレクタ電極４６を形成する。
去した後、熱酸化を行い、ノンドープトポリシリコン１
６、Ｐ+ 形ポリシリコン１２、およびシリコン基板２の
ＮＰＮ Tr.のベース拡散領域の露出部分をＳiＯ2膜１３
(絶縁膜)に変える。そして、Ｓi3Ｎ4膜１７を除去す
る。最後に図２の(ｅ)では、ノンドープトポリシリコン
１６に砒素(Ａｓ)等のＮ形不純物を熱拡散等の方法で導
入して、Ｎ+ 形ポリシリコンに変え、これを不純物源に
して、エミッタ領域を形成する。そして、ＮＰＮTr.の
ベース電極４２、エミッタ電極４１、コレクタ電極４
３、ＰＮＰ Tr.のベース電極４４、エミッタ電極４５、
コレクタ電極４６を形成する。
【０００７】
【発明が解決しようとする課題】このように従来法によ
る製造方法では、ＮＰＮ Tr.の場合、ベース拡散を工程
の初期に行わなければならず、その後の熱処理により、
拡散が進行し、ベース拡散が深く形成されるため、十分
な高速性が得られなかった。また同時に製造されるＰＮ
Ｐ Tr.はベース幅が広くなり、高速性が得られないとい
う欠点があった。本発明は、上記欠点を解消し、ＮＰＮ
Tr.では、微細なベース領域内にサブミクロン幅及び深
さを備えた超微細なエミッタ領域を形成し、寄生容量の
少ないトランジスタと、またＰＮＰ Tr.はセルフアライ
ンによりベース幅の狭い、高速なトランジスタの製造方
法を提供することを目的とする。
る製造方法では、ＮＰＮ Tr.の場合、ベース拡散を工程
の初期に行わなければならず、その後の熱処理により、
拡散が進行し、ベース拡散が深く形成されるため、十分
な高速性が得られなかった。また同時に製造されるＰＮ
Ｐ Tr.はベース幅が広くなり、高速性が得られないとい
う欠点があった。本発明は、上記欠点を解消し、ＮＰＮ
Tr.では、微細なベース領域内にサブミクロン幅及び深
さを備えた超微細なエミッタ領域を形成し、寄生容量の
少ないトランジスタと、またＰＮＰ Tr.はセルフアライ
ンによりベース幅の狭い、高速なトランジスタの製造方
法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するために、ＮＰＮ Tr.の真性ベース領域の形成を製造
プロセスの後期(高温熱処理後)に行うことにより、浅い
ベース領域及びエミッタ領域を形成し、またトランジス
タ側壁及び素子分離膜をシリコン酸化膜にする構造とし
たものである。さらに、これと同時に同一基板上にベー
ス幅の狭い高速のＰＮＰ Tr.をも製造するものである。
するために、ＮＰＮ Tr.の真性ベース領域の形成を製造
プロセスの後期(高温熱処理後)に行うことにより、浅い
ベース領域及びエミッタ領域を形成し、またトランジス
タ側壁及び素子分離膜をシリコン酸化膜にする構造とし
たものである。さらに、これと同時に同一基板上にベー
ス幅の狭い高速のＰＮＰ Tr.をも製造するものである。
【０００９】
【作用】その結果、トランジスタの微細化と同時に寄生
容量（ベース・エミッタ接合容量、コレクタ・基板接合
容量）を低減させることができ、高速度のＮＰＮ Tr.と
高速度のＰＮＰ Tr.を同一基板上に製造することが可能
となる。
容量（ベース・エミッタ接合容量、コレクタ・基板接合
容量）を低減させることができ、高速度のＮＰＮ Tr.と
高速度のＰＮＰ Tr.を同一基板上に製造することが可能
となる。
【００１０】
【実施例】以下、本発明の一実施例を図１によって、詳
細に説明する。図１の(ａ)から(ｇ)は、本発明の一実施
例を説明するための各工程における断面図である。これ
らの図において、左側がＰＮＰ Tr.、右側がＮＰＮ Tr.
についての説明である。図１の(ａ)は、周知の技術によ
りＰ形シリコン基板１の上にＮ形埋込層４を形成する。
その後、Ｎ形エピタキシャル層２を形成し、この上の素
子分離領域以外の部分に、例えばＣＶＤ法による窒化シ
リコン膜(Ｓi3Ｎ4膜)等の耐酸化性かつ耐シリコンエッ
チング性膜１７をパターニングにより選択的に形成す
る。次に、耐酸化性かつ耐シリコンエッチング性膜１７
が存在する状態で、熱酸化を行い絶縁膜であるシリコン
酸化膜１３(ＳiＯ2膜)をいわゆるＬＯＣＯＳ法により形
成する。ここで、シリコン酸化膜１３はＰ形シリコン基
板１に達する厚さまで形成する。このシリコン酸化膜１
３は素子分離膜となりＰ形シリコン基板１との接合容量
(Ｃsub)を減少させる。
細に説明する。図１の(ａ)から(ｇ)は、本発明の一実施
例を説明するための各工程における断面図である。これ
らの図において、左側がＰＮＰ Tr.、右側がＮＰＮ Tr.
についての説明である。図１の(ａ)は、周知の技術によ
りＰ形シリコン基板１の上にＮ形埋込層４を形成する。
その後、Ｎ形エピタキシャル層２を形成し、この上の素
子分離領域以外の部分に、例えばＣＶＤ法による窒化シ
リコン膜(Ｓi3Ｎ4膜)等の耐酸化性かつ耐シリコンエッ
チング性膜１７をパターニングにより選択的に形成す
る。次に、耐酸化性かつ耐シリコンエッチング性膜１７
が存在する状態で、熱酸化を行い絶縁膜であるシリコン
酸化膜１３(ＳiＯ2膜)をいわゆるＬＯＣＯＳ法により形
成する。ここで、シリコン酸化膜１３はＰ形シリコン基
板１に達する厚さまで形成する。このシリコン酸化膜１
３は素子分離膜となりＰ形シリコン基板１との接合容量
(Ｃsub)を減少させる。
【００１１】図１の(ｂ)において、ＮＰＮ Tr.ではコレ
クタ引き出し電極設置予定領域の耐酸化性かつ耐シリコ
ンエッチング性膜１７を、ＰＮＰ Tr.ではベース引き出
し電極設置予定領域の耐酸化性かつ耐シリコンエッチン
グ性膜１７を除去して、直下のＮ形エピタキシャル層２
をＮ+ 形埋込層４に達するまで除去して、開口１０と２
０を形成する。これは、例えばＨＦ−ＨＮＯ3−ＣＨ3Ｃ
ＯＯＨ系とかＫＯＨ系のシリコンウエットエッチング液
を用いる。この際のウエットエッチングは等方性である
ため、耐酸化性かつ耐シリコンエッチング性膜１７の下
端もややエッチングされ、いわゆるアンダーカットが生
じる。この状態で熱酸化を行うと、開口１０と２０の側
壁及び底部のＮ形エピタキシャル層２にシリコン酸化膜
(絶縁膜)３２と３３が形成される。
クタ引き出し電極設置予定領域の耐酸化性かつ耐シリコ
ンエッチング性膜１７を、ＰＮＰ Tr.ではベース引き出
し電極設置予定領域の耐酸化性かつ耐シリコンエッチン
グ性膜１７を除去して、直下のＮ形エピタキシャル層２
をＮ+ 形埋込層４に達するまで除去して、開口１０と２
０を形成する。これは、例えばＨＦ−ＨＮＯ3−ＣＨ3Ｃ
ＯＯＨ系とかＫＯＨ系のシリコンウエットエッチング液
を用いる。この際のウエットエッチングは等方性である
ため、耐酸化性かつ耐シリコンエッチング性膜１７の下
端もややエッチングされ、いわゆるアンダーカットが生
じる。この状態で熱酸化を行うと、開口１０と２０の側
壁及び底部のＮ形エピタキシャル層２にシリコン酸化膜
(絶縁膜)３２と３３が形成される。
【００１２】図１の(Ｃ)では、この状態で開口側壁のシ
リコン酸化膜３２と３３だけを残し底部のシリコン酸化
膜３２と３３を除去する。このような選択エッチング法
としては、ステップカバレジの悪い付着物の堆積を伴う
反応性イオンエッチングを行うか、方向性の良いドライ
エッチングを行う。次にコレクタ引き出し電極となるＮ
+ 形ポリシリコン１５と１６を堆積する。この方法とし
ては、まずＣＶＤ法により全面にＮ+ 形ポリシリコンを
開口１０と２０の深さの２倍以上の厚さまで堆積する。
すると、表面は開口１０と２０の凹みがなくなり、表面
はほぼ平坦になる。そこで通常のエッチングを行い開口
１０と２０のＮ+ 形ポリシリコン１５と１６を残す。
リコン酸化膜３２と３３だけを残し底部のシリコン酸化
膜３２と３３を除去する。このような選択エッチング法
としては、ステップカバレジの悪い付着物の堆積を伴う
反応性イオンエッチングを行うか、方向性の良いドライ
エッチングを行う。次にコレクタ引き出し電極となるＮ
+ 形ポリシリコン１５と１６を堆積する。この方法とし
ては、まずＣＶＤ法により全面にＮ+ 形ポリシリコンを
開口１０と２０の深さの２倍以上の厚さまで堆積する。
すると、表面は開口１０と２０の凹みがなくなり、表面
はほぼ平坦になる。そこで通常のエッチングを行い開口
１０と２０のＮ+ 形ポリシリコン１５と１６を残す。
【００１３】図１の(ｄ)では、熱酸化を行い、Ｎ+ 形ポ
リシリコン１５と１７の露出部分をシリコン酸化膜３３
と３４に変え、ＮＰＮ Tr.のベース引き出し電極設置予
定領域とＰＮＰ Tr.のエミッタ、コレクタ引き出し電極
設置予定領域の耐酸化性かつ耐シリコンエッチング性膜
１７を除去する。さらに、図１の(ｂ)で示した開口１０
と２０の形成方法と同様の方法で開口１１，２１，３１
を形成する。この際の開口１１，２１，３１の深さはＮ
形エピタキシャル層２の半分以下とする。さらに同様の
方法でシリコン酸化膜３４を形成する。この際、開口２
１，３１に形成されたシリコン酸化膜はウエットエッチ
ング等ですべて除去する。
リシリコン１５と１７の露出部分をシリコン酸化膜３３
と３４に変え、ＮＰＮ Tr.のベース引き出し電極設置予
定領域とＰＮＰ Tr.のエミッタ、コレクタ引き出し電極
設置予定領域の耐酸化性かつ耐シリコンエッチング性膜
１７を除去する。さらに、図１の(ｂ)で示した開口１０
と２０の形成方法と同様の方法で開口１１，２１，３１
を形成する。この際の開口１１，２１，３１の深さはＮ
形エピタキシャル層２の半分以下とする。さらに同様の
方法でシリコン酸化膜３４を形成する。この際、開口２
１，３１に形成されたシリコン酸化膜はウエットエッチ
ング等ですべて除去する。
【００１４】図１の(ｅ)では、図１の(ｃ)で示した同様
の方法で開口側壁のシリコン酸化膜３４(絶縁膜)だけを
残し、さらに同様の方法でＰ+ 形ポリシリコン１２，２
２，３２を形成する。さらに、この状態で再び熱酸化を
行い、Ｐ+ 形ポリシリコン１２，２２，３２の露出部分
をシリコン酸化膜３５，３６，３７に変える。この際Ｐ
+ 形ポリシリコン１２，２２，３２からＰ形不純物がＮ
形エピタキシャル層２に拡散し、ＮＰＮ Tr.のグラフト
ベース領域７と、ＰＮＰ Tr.のコレクタ領域７１とエミ
ッタ領域７２が形成される。
の方法で開口側壁のシリコン酸化膜３４(絶縁膜)だけを
残し、さらに同様の方法でＰ+ 形ポリシリコン１２，２
２，３２を形成する。さらに、この状態で再び熱酸化を
行い、Ｐ+ 形ポリシリコン１２，２２，３２の露出部分
をシリコン酸化膜３５，３６，３７に変える。この際Ｐ
+ 形ポリシリコン１２，２２，３２からＰ形不純物がＮ
形エピタキシャル層２に拡散し、ＮＰＮ Tr.のグラフト
ベース領域７と、ＰＮＰ Tr.のコレクタ領域７１とエミ
ッタ領域７２が形成される。
【００１５】図１の(ｆ)では、ＮＰＮ Tr.のベース、エ
ミッタ形成予定領域の耐酸化性かつ耐シリコンエッチン
グ性膜１７を選択的に除去して、開口３１を形成し、こ
の開口からＰ形不純物を導入して、それぞれグラフトベ
ース領域７と導通する真性ベース領域８とエミッタ領域
７２を形成する。最後に図１の(ｇ)では、ＮＰＮ Tr.の
ベース、コレクタ、ＰＮＰ Tr.のベース、エミッタ、コ
レクタ領域上のシリコン酸化膜を選択的に除去して開口
する。そして、アルミニウム等の電極材料を堆積して、
ＮＰＮ Tr.のエミッタ電極４１、ベース電極４２、コレ
クタ電極４３と、ＰＮＰ Tr.のベース電極４４、エミッ
タ電極４５、コレクタ電極４６を形成する。なおＮＰＮ
Tr.のエミッタ電極４１をＮ+ 形ポリシリコンで形成
し、これを拡散源として上記領域を形成してもよい。
ミッタ形成予定領域の耐酸化性かつ耐シリコンエッチン
グ性膜１７を選択的に除去して、開口３１を形成し、こ
の開口からＰ形不純物を導入して、それぞれグラフトベ
ース領域７と導通する真性ベース領域８とエミッタ領域
７２を形成する。最後に図１の(ｇ)では、ＮＰＮ Tr.の
ベース、コレクタ、ＰＮＰ Tr.のベース、エミッタ、コ
レクタ領域上のシリコン酸化膜を選択的に除去して開口
する。そして、アルミニウム等の電極材料を堆積して、
ＮＰＮ Tr.のエミッタ電極４１、ベース電極４２、コレ
クタ電極４３と、ＰＮＰ Tr.のベース電極４４、エミッ
タ電極４５、コレクタ電極４６を形成する。なおＮＰＮ
Tr.のエミッタ電極４１をＮ+ 形ポリシリコンで形成
し、これを拡散源として上記領域を形成してもよい。
【００１６】
【発明の効果】本発明によれば、ＮＰＮ Tr.のベース、
エミッタ、コレクタの各領域間と素子分離領域がシリコ
ン酸化膜であるため、各間の接合容量が低減できる。ま
た、真性ベース形成以降に、熱酸化等の高温熱処理工程
を用いないので、浅いベース、エミッタ領域が形成で
き、いわゆるシャロー化が達成できる。さらに同時に横
型のベース幅の狭いＰＮＰ Tr.が製造できる。その結
果、高速トランジスタが製造できる。
エミッタ、コレクタの各領域間と素子分離領域がシリコ
ン酸化膜であるため、各間の接合容量が低減できる。ま
た、真性ベース形成以降に、熱酸化等の高温熱処理工程
を用いないので、浅いベース、エミッタ領域が形成で
き、いわゆるシャロー化が達成できる。さらに同時に横
型のベース幅の狭いＰＮＰ Tr.が製造できる。その結
果、高速トランジスタが製造できる。
【図１】本発明の一実施例を説明するための各工程にお
ける断面図。
ける断面図。
【図２】従来法を説明するための各工程における断面
図。
図。
【符号の説明】 １ Ｐ形シリコン基板 ２ Ｎ形エピタキシャル層 ３，１３，３２，３３，３４，３５，３６，３７ Ｓi
Ｏ2膜 ４ Ｎ形埋込層 ７ グラフトベース領域 ８ 真性ベース領域 ９ エミッタ領域 １１，２１，３１ 開口 １２，２２，３２ Ｐ形ポリシリコン １５，１７ Ｎ形ポリシリコン １６ ノンドープトポリシリコン １７ Ｓi3Ｎ4膜 ４１，４２，４３，４４，４５，４６ アルミ電極 ６１ ＰＮＰ Tr.ベース領域 ７１ ＰＮＰ Tr.コレクタ領域 ７２ ＰＮＰ Tr.エミッタ領域
Ｏ2膜 ４ Ｎ形埋込層 ７ グラフトベース領域 ８ 真性ベース領域 ９ エミッタ領域 １１，２１，３１ 開口 １２，２２，３２ Ｐ形ポリシリコン １５，１７ Ｎ形ポリシリコン １６ ノンドープトポリシリコン １７ Ｓi3Ｎ4膜 ４１，４２，４３，４４，４５，４６ アルミ電極 ６１ ＰＮＰ Tr.ベース領域 ７１ ＰＮＰ Tr.コレクタ領域 ７２ ＰＮＰ Tr.エミッタ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (1)
- 【請求項１】 第１導電形の半導体基板の第１主面に第
２導電形の埋込コレクタ層を形成し、それと同時に上記
半導体基板の第２主面に第２導電形の埋込ベース層を形
成し、これらの上に第２導電形のエピタキシャル層を形
成し、さらに第１主面と第２主面を分離する絶縁層を形
成する工程と、上記エピタキシャル層上の第１主面のグ
ラフトコレクタ領域と第２主面のグラフトベース領域の
上記エピタキシャル層を除去し、その側壁のみに絶縁膜
を形成し、上記エピタキシャル層を除去した溝に、前記
第２導電形の埋込コレクタ層と埋込ベース層が導通する
第２導電形の引出し電極を形成する工程と、上記エピタ
キシャル層上の第１主面のグラフトベース領域と第２主
面のエミッタ、コレクタ領域の上記エピタキシャル層を
除去し、第１主面のグラフトベース領域は、その側壁の
みに絶縁膜を形成し、上記エピタキシャル層を除去した
溝にそれぞれ第１導電形の引き出し電極を形成し、さら
にこれら引出し電極とオーミック接続する第１導電形の
拡散層を形成し、それぞれグラフトベース領域、エミッ
タ、コレクタ領域とする工程と、上記エピタキシャル層
上の第１主面のベース形成領域に第１導電形の拡散層を
形成し、ベース領域とし、上記グラフトベース領域と導
通するよう形成する工程と、上記エピタキシャル層上の
第１主面のエミッタ形成領域に第２導電形の拡散層を形
成し、エミッタ領域とする工程と、上記エピタキシャル
層上の第１、第２主面の各ベース、エミッタ、コレクタ
領域とオーミック接続する電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6078420A JPH07288284A (ja) | 1994-04-18 | 1994-04-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6078420A JPH07288284A (ja) | 1994-04-18 | 1994-04-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07288284A true JPH07288284A (ja) | 1995-10-31 |
Family
ID=13661561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6078420A Pending JPH07288284A (ja) | 1994-04-18 | 1994-04-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07288284A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235891A (ja) * | 2007-03-19 | 2008-10-02 | Dongbu Hitek Co Ltd | バイポーラトランジスタ及びその製造方法 |
| US11355585B2 (en) | 2019-10-01 | 2022-06-07 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming a charge control structure for a bipolar junction transistor |
| US11404540B2 (en) | 2019-10-01 | 2022-08-02 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming a collector for a bipolar junction transistor |
| US11563084B2 (en) | 2019-10-01 | 2023-01-24 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming an emitter for a bipolar junction transistor |
-
1994
- 1994-04-18 JP JP6078420A patent/JPH07288284A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235891A (ja) * | 2007-03-19 | 2008-10-02 | Dongbu Hitek Co Ltd | バイポーラトランジスタ及びその製造方法 |
| US11355585B2 (en) | 2019-10-01 | 2022-06-07 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming a charge control structure for a bipolar junction transistor |
| US11404540B2 (en) | 2019-10-01 | 2022-08-02 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming a collector for a bipolar junction transistor |
| US11563084B2 (en) | 2019-10-01 | 2023-01-24 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming an emitter for a bipolar junction transistor |
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