JPH06140418A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06140418A JPH06140418A JP4308222A JP30822292A JPH06140418A JP H06140418 A JPH06140418 A JP H06140418A JP 4308222 A JP4308222 A JP 4308222A JP 30822292 A JP30822292 A JP 30822292A JP H06140418 A JPH06140418 A JP H06140418A
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Abstract
(57)【要約】
【目的】 高周波トランジスタを中心としたバイポーラ
の製造方法に関するもので，微細なベース領域内に，サ
ブミクロン幅及び深さを備えた超微細なエミッタ領域を
持つＮＰＮ Ｔｒ．とＰＮＰ Ｔｒ．を同時に製造でき
る方法。 【構成】 ＮＰＮ Ｔｒ．の場合は，ベース拡散工程を
工程の後期に行ない，浅いベース拡散を形成することが
可能になり，同時に製造できるＰＮＰ Ｔｒ．も縦型構
造としたため，高速なトランジスタの製造を可能にし
た。
の製造方法に関するもので，微細なベース領域内に，サ
ブミクロン幅及び深さを備えた超微細なエミッタ領域を
持つＮＰＮ Ｔｒ．とＰＮＰ Ｔｒ．を同時に製造でき
る方法。 【構成】 ＮＰＮ Ｔｒ．の場合は，ベース拡散工程を
工程の後期に行ない，浅いベース拡散を形成することが
可能になり，同時に製造できるＰＮＰ Ｔｒ．も縦型構
造としたため，高速なトランジスタの製造を可能にし
た。
Description
【０００１】
【産業上の利用分野】本発明は，微細化，高速度化を図
った半導体装置，特に高周波トランジスタを中心とした
バイポーラ型トランジスタの製造方法に関するものであ
る。
った半導体装置，特に高周波トランジスタを中心とした
バイポーラ型トランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】従来から高周波トランジスタは，ベース
領域の幅と深さを縮小し，コレクターベース接合容量を
減少することと，浅いベース，エミッタ拡散層を形成す
ることすなわち，シャロー化により，高速度化が進めら
れてきた。しかしながら，ＮＰＮ，ＰＮＰの両トランジ
スタを同一基板内に製造しようとすると，例えばＮＰＮ
トランジスタ（ＮＰＮ Ｔｒ．）を縦型にして，高速に
しても，ＰＮＰトランジスタ（ＰＮＰ Ｔｒ．）は横型
になり，ＰＮＰ Ｔｒ．の高速性が損なわれてしまう。
図８から図１２はＮＴＴにより開発されたＳＳＴ−２と
言われる縦型ＮＰＮ Ｔｒ．と横型ＰＮＰ Ｔｒ．の基
本的な製造工程の一例である。すなわち，第８図は周知
の技術によりＰ形シリコン基板１に，Ｎ＋埋込み層４を
形成した後，Ｎ形エピタキシャル層２を形成し，素子分
離のためのＰ形拡散層５とＮＰＮＴｒ．の補償コレクタ
領域であるＮ+形拡散層６と，ＰＮＰ Ｔｒ．の補償ベ
ース領域であるＮ+形拡散層６１とを熱拡散等により形
成する。さらにＮＰＮ Ｔｒ．のベース領域７と，ＮＰ
Ｎ Ｔｒ．のエミッタ領域７１，コレクタ領域７２にＰ
形拡散層を同様の方法により形成する。この際ＰＮＰ
Ｔｒ．のベース幅６２は，横型であるため，フォトエッ
チング技術の能力に左右され，サブミクロンの形成は不
可能である。その後，全面にノンドープトポリシリコン
１６を堆積し，いわゆるＬＯＣＯＳ法により，不要部分
のノンドープトポリシリコンを酸化し，酸化シリコン膜
（ＳｉＯ2膜）１３にする。次に図９では，窒化シリコ
ン膜（Ｓｉ3Ｎ4膜）１７，ＳｉＯ2膜を順次堆積し，Ｓ
ｉＯ2膜については，ＮＰＮ Ｔｒ．のエミッタ，コレ
クタ形成予定部分とＰＮＰ Ｔｒ．のベース形成予定部
分のＳｉＯ2膜１８のみを残存させ，他の部分を選択除
去する。このＳｉＯ2膜１８を不純物拡散マスクにして
ノンドープトポリシリコン１６にボロン等のＰ形不純物
をイオン注入法によって導入して，Ｐ+形ポリシリコン
１２とする。この結果，ＳｉＯ2膜１８直下のノンドー
プトポリシリコン１６は，ノンドープのままとなる。次
に図１０では，Ｓｉ3Ｎ4膜１７をウェットエッチングに
より除去する。この際，ＳｉＯ2膜１８直下のＳｉ3Ｎ4
膜のみが残存するが，オーバーエッチぎみにエッチング
を行ない，いわゆるサイドエッチングにより，ＳｉＯ2
膜１８よりも細くする。そこで，Ｐ+ポリシリコン１２
よりノンドープトポリシリコン１６の方がエッチ速度の
速いエッチング液を用いてノンドープトポリシリコン１
６をエッチングする。するとエミッタパターンのエッヂ
部分からノンドープトポリシリコン１６の一部がエッチ
ングされ，Ｐ+ポリシリコン１２とノンドープトポリシ
リコン１６が分離される。さらに，図１１では，ＳｉＯ
2膜１８を除去した後，熱酸化を行ない，ノンドープト
ポリシリコン１６，Ｐ+ポリシリコン１２，及びシリコ
ン基板２のＮＰＮ Ｔｒ．のベース形成領域の露出部分
をＳｉＯ2膜１３（絶縁膜）とする。そして，Ｓｉ3Ｎ4
膜１７を除去する。最後に，図１２ではノンドープポリ
シリコン１６にヒ素（Ａｓ）等のＮ形不純物を熱拡散等
の方法により，Ｎ+ポリシリコン１５にして，これを不
純物源にして，エミッタ領域９を形成する。そして，Ｎ
ＰＮ Ｔｒ．のベース電極４２，エミッタ電極４１，コ
レクタ電極４３，ＰＮＰ Ｔｒ．のベース電極４４，エ
ミッタ電極４５，コレクタ電極４６を形成する。
領域の幅と深さを縮小し，コレクターベース接合容量を
減少することと，浅いベース，エミッタ拡散層を形成す
ることすなわち，シャロー化により，高速度化が進めら
れてきた。しかしながら，ＮＰＮ，ＰＮＰの両トランジ
スタを同一基板内に製造しようとすると，例えばＮＰＮ
トランジスタ（ＮＰＮ Ｔｒ．）を縦型にして，高速に
しても，ＰＮＰトランジスタ（ＰＮＰ Ｔｒ．）は横型
になり，ＰＮＰ Ｔｒ．の高速性が損なわれてしまう。
図８から図１２はＮＴＴにより開発されたＳＳＴ−２と
言われる縦型ＮＰＮ Ｔｒ．と横型ＰＮＰ Ｔｒ．の基
本的な製造工程の一例である。すなわち，第８図は周知
の技術によりＰ形シリコン基板１に，Ｎ＋埋込み層４を
形成した後，Ｎ形エピタキシャル層２を形成し，素子分
離のためのＰ形拡散層５とＮＰＮＴｒ．の補償コレクタ
領域であるＮ+形拡散層６と，ＰＮＰ Ｔｒ．の補償ベ
ース領域であるＮ+形拡散層６１とを熱拡散等により形
成する。さらにＮＰＮ Ｔｒ．のベース領域７と，ＮＰ
Ｎ Ｔｒ．のエミッタ領域７１，コレクタ領域７２にＰ
形拡散層を同様の方法により形成する。この際ＰＮＰ
Ｔｒ．のベース幅６２は，横型であるため，フォトエッ
チング技術の能力に左右され，サブミクロンの形成は不
可能である。その後，全面にノンドープトポリシリコン
１６を堆積し，いわゆるＬＯＣＯＳ法により，不要部分
のノンドープトポリシリコンを酸化し，酸化シリコン膜
（ＳｉＯ2膜）１３にする。次に図９では，窒化シリコ
ン膜（Ｓｉ3Ｎ4膜）１７，ＳｉＯ2膜を順次堆積し，Ｓ
ｉＯ2膜については，ＮＰＮ Ｔｒ．のエミッタ，コレ
クタ形成予定部分とＰＮＰ Ｔｒ．のベース形成予定部
分のＳｉＯ2膜１８のみを残存させ，他の部分を選択除
去する。このＳｉＯ2膜１８を不純物拡散マスクにして
ノンドープトポリシリコン１６にボロン等のＰ形不純物
をイオン注入法によって導入して，Ｐ+形ポリシリコン
１２とする。この結果，ＳｉＯ2膜１８直下のノンドー
プトポリシリコン１６は，ノンドープのままとなる。次
に図１０では，Ｓｉ3Ｎ4膜１７をウェットエッチングに
より除去する。この際，ＳｉＯ2膜１８直下のＳｉ3Ｎ4
膜のみが残存するが，オーバーエッチぎみにエッチング
を行ない，いわゆるサイドエッチングにより，ＳｉＯ2
膜１８よりも細くする。そこで，Ｐ+ポリシリコン１２
よりノンドープトポリシリコン１６の方がエッチ速度の
速いエッチング液を用いてノンドープトポリシリコン１
６をエッチングする。するとエミッタパターンのエッヂ
部分からノンドープトポリシリコン１６の一部がエッチ
ングされ，Ｐ+ポリシリコン１２とノンドープトポリシ
リコン１６が分離される。さらに，図１１では，ＳｉＯ
2膜１８を除去した後，熱酸化を行ない，ノンドープト
ポリシリコン１６，Ｐ+ポリシリコン１２，及びシリコ
ン基板２のＮＰＮ Ｔｒ．のベース形成領域の露出部分
をＳｉＯ2膜１３（絶縁膜）とする。そして，Ｓｉ3Ｎ4
膜１７を除去する。最後に，図１２ではノンドープポリ
シリコン１６にヒ素（Ａｓ）等のＮ形不純物を熱拡散等
の方法により，Ｎ+ポリシリコン１５にして，これを不
純物源にして，エミッタ領域９を形成する。そして，Ｎ
ＰＮ Ｔｒ．のベース電極４２，エミッタ電極４１，コ
レクタ電極４３，ＰＮＰ Ｔｒ．のベース電極４４，エ
ミッタ電極４５，コレクタ電極４６を形成する。
【０００３】
【発明が解決しようとする課題】このように，従来法に
よる製造方法では，ＮＰＮ Ｔｒ．の場合，ベース拡散
を工程の初期に行なわれなければならず，その後の熱処
理により，拡散が進行し，ベース拡散が深く形成される
ため，十分な高速性が得られなかった。また同時に製造
されるＰＮＰ Ｔｒ．は横型であるため，ＮＰＮ Ｔ
ｒ．と同様，ベース幅が広くなり，高速性が得られない
という欠点があった。本発明は，上記欠点を解消し，Ｎ
ＰＮ Ｔｒ．の場合は，微細なベース領域内にサブミク
ロン幅及び深さを備えた超微細なエミッタ領域を形成し
寄生容量の少ないＴｒ．とＰＮＰ Ｔｒ．は，ＮＰＮ
Ｔｒ．と同様の縦型構造とし，高速なＴｒ．の製造方法
を提供することを目的とする。
よる製造方法では，ＮＰＮ Ｔｒ．の場合，ベース拡散
を工程の初期に行なわれなければならず，その後の熱処
理により，拡散が進行し，ベース拡散が深く形成される
ため，十分な高速性が得られなかった。また同時に製造
されるＰＮＰ Ｔｒ．は横型であるため，ＮＰＮ Ｔ
ｒ．と同様，ベース幅が広くなり，高速性が得られない
という欠点があった。本発明は，上記欠点を解消し，Ｎ
ＰＮ Ｔｒ．の場合は，微細なベース領域内にサブミク
ロン幅及び深さを備えた超微細なエミッタ領域を形成し
寄生容量の少ないＴｒ．とＰＮＰ Ｔｒ．は，ＮＰＮ
Ｔｒ．と同様の縦型構造とし，高速なＴｒ．の製造方法
を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は，上記目的を達
成するため，ＮＰＮ Ｔｒ．の真性ベース領域の形成を
製造方法の後期（高温熱処理後）に行なうことにより，
浅いベース領域及びエミッタ領域を形成し，また側壁を
シリコン酸化膜とすることにより，ベース・エミッタ接
合容量を低減できる構造としたものである。また同時
に，ベース幅の狭い縦型ＰＮＰ Ｔｒ．をも製造するも
のである。
成するため，ＮＰＮ Ｔｒ．の真性ベース領域の形成を
製造方法の後期（高温熱処理後）に行なうことにより，
浅いベース領域及びエミッタ領域を形成し，また側壁を
シリコン酸化膜とすることにより，ベース・エミッタ接
合容量を低減できる構造としたものである。また同時
に，ベース幅の狭い縦型ＰＮＰ Ｔｒ．をも製造するも
のである。
【０００５】
【作用】その結果，Ｔｒ．の微細化と同時に寄生容量
（ベース・エミッタ接合容量）を低減させることがで
き，高速度のＮＰＮ Ｔｒ．と高速の縦型ＰＮＰ Ｔ
ｒ．を同一基板上に製造することが可能となる。
（ベース・エミッタ接合容量）を低減させることがで
き，高速度のＮＰＮ Ｔｒ．と高速の縦型ＰＮＰ Ｔ
ｒ．を同一基板上に製造することが可能となる。
【０００６】
【実施例】以下本発明の実施例を参照して詳細に説明す
る。図１から図６は，本発明の実施例を説明するための
各工程における断面図である。これらの図において，左
側がＰＮＰ Ｔｒ．右側がＮＰＮ Ｔｒ．についての説
明である。図１は，周知の技術によりＰ形シリコン基板
１の上に，Ｎ形埋込み層４とＰ形埋込み層５，５１を夫
々形成する。この時のＰ形埋込み層５１は，Ｎ形埋込み
層４より高濃度で形成する。その後Ｎ形エピタキシャル
層２を形成し，この上に例えばＣＵＤ法による窒化シリ
コン膜（Ｓｉ3Ｎ4膜）等の耐酸化性かつ耐シリコンエッ
チング性膜を全面に堆積した後，フォトエッチング技術
により，ＮＰＮ Ｔｒ．のベースコレクタ，ＰＮＰ Ｔ
ｒ．のベース，エミッタ，コレクタ電極の設置予定領域
及び素子分離領域上の上記Ｓｉ3Ｎ4膜を除去し，その他
の部分のＳｉ3Ｎ4膜１７を残す。次に図２では，Ｓｉ3
Ｎ4膜１７をエッチングマスクにして，Ｎ形エピタキシ
ャル層２をエッチングする。この時，Ｎ形エピタキシャ
ル層２の結晶面が（１００）で，エッチング液がヒドラ
ジン−水−イワ２−プロピルアルコールの３元混合液で
ある場合は，エッチング溝の形状はＶ字形になる。ま
た，このとき，素子分離領域とＰＮＰ Ｔｒ．のコレク
タ領域１０は，その他の部分より深くエッチングする。
この実施例の場合はエッチングを途中で中止しているの
で，溝の底面は平坦になる。図３では上記Ｓｉ3Ｎ4膜１
７の残存する状態で熱酸化を行なう。するとＮ形エピタ
キシャル層２の露出面のみが酸化され，絶縁膜であるシ
リコン酸化膜（ＳｉＯ2膜）３が形成される。このとき
酸化を十分行なうと，Ｓｉ3Ｎ4膜１７の下のＮ形エピタ
キシャル層２も酸化されて，ＳｉＯ2膜３となり，体積
膨張して，この上のＳｉ3Ｎ4膜１７がもち上がり，いわ
ゆるバーズピーク（鳥のくちばし）と言われる部分が形
成される。次に図４では，ＮＰＮ Ｔｒ．のコレクタ電
極形成予定領域１６，ＰＮＰ Ｔｒ．のベース電極形成
予定領域２６をフォトレジスト等の耐エッチング材を選
択的に形成し，この状態で，ステップカバレジの悪い付
着物の堆積を伴う反応性イオンエッチングとか，方向性
の良いドライエッチングを行なうと，図３で説明したＳ
ｉ3Ｎ4膜１７の下のＳｉＯ2膜３だけが残る。この側壁
ＳｉＯ3膜がＮＰＮ Ｔｒ．のエミッタ領域とベース引
き出し電極との分離膜となる。次に，図５では，Ｐ形ポ
リシリコンをＣＵＤ法により全面に堆積する。この時の
Ｐ形ポリシリコンは先のエッチング溝の深さの二倍以上
の厚さで堆積する。こうすると，堆積後は，ほとんど段
差がなくなり，表面はほぼ平坦になる。そしてこの状態
で等方性エッチングを行ない，エッチング溝にのみＰ形
ポリシリコン１２を残存させる。この方法は，いわゆる
エッチバック法と言われる方法である。さらにこの状態
で熱酸化を行なうとＰ形ポリシリコン１２の露出部分が
酸化され，ＳｉＯ2膜１３が形成される。この熱酸化処
理の間に，Ｐ形ポリシリコン１２からＰ形不純物がＮ形
エピタキシャル層２に拡散され，ＮＰＮ Ｔｒ．では，
グラフトベース領域７が，ＰＮＰＴｒ．ではＰ形埋込み
層５１と接続するコレクタ層７１，及びエミッタ層７２
が形成され，また素子分離領域ではＰ形埋込み層５と接
続して素子分離領域が完成する。最後に図６ではＮＰＮ
Ｔｒ．の真性ベース，エミッタ形成予定領域２０のＳ
ｉ3Ｎ4膜１７のみを除去し，この開口からＰ形不純物を
導入して，グラフトベース領域７と導通する真性ベース
領域８をイオン注入法等により形成する。次にＮＰＮ
Ｔｒ．のコレクタ１６，ＰＮＰ Ｔｒ．のベース２６形
成予定領域上のＳｉＯ2膜１３を除去する。この状態で
例えばイオン注入法でＮ形不純物を導入するとＮＰＮ
Ｔｒのエミッタ領域９とコレクタ領域６及びＰＮＰ Ｔ
ｒ．のベース引き出し領域６１が形成できる。さらに，
ＰＮＰ Ｔｒ．のエミッタ，コレクタ部のＳｉＯ2膜１
３を開口する。さらに，ＮＰＮ Ｔｒ．のグラフトベー
ス上のＰ形ポリシリコン６の上のＳｉＯ2膜１３の一部
を開口する。以上でＮＰＮ，ＰＮＰの両Ｔｒ．のベー
ス，エミッタ，コレクタ領域の形成を終了した。最後
に，アルミニウム等の電極材料を堆積して，ＮＰＮ Ｔ
ｒ．のエミッタ電極４１，ベース電極４２，コレクタ電
極４３と，ＰＮＰ Ｔｒ．のエミッタ電極４５，コレク
タ電極４６，ベース電極４４を形成する。なお，ＮＰＮ
Ｔｒ．のエミッタ電極４１とコレクタ電極４３とＰＮ
Ｐ Ｔｒ．のベース電極４４をＮ形ポリシリコンで形成
し，これを拡散源として上記領域を形成してもよい。
る。図１から図６は，本発明の実施例を説明するための
各工程における断面図である。これらの図において，左
側がＰＮＰ Ｔｒ．右側がＮＰＮ Ｔｒ．についての説
明である。図１は，周知の技術によりＰ形シリコン基板
１の上に，Ｎ形埋込み層４とＰ形埋込み層５，５１を夫
々形成する。この時のＰ形埋込み層５１は，Ｎ形埋込み
層４より高濃度で形成する。その後Ｎ形エピタキシャル
層２を形成し，この上に例えばＣＵＤ法による窒化シリ
コン膜（Ｓｉ3Ｎ4膜）等の耐酸化性かつ耐シリコンエッ
チング性膜を全面に堆積した後，フォトエッチング技術
により，ＮＰＮ Ｔｒ．のベースコレクタ，ＰＮＰ Ｔ
ｒ．のベース，エミッタ，コレクタ電極の設置予定領域
及び素子分離領域上の上記Ｓｉ3Ｎ4膜を除去し，その他
の部分のＳｉ3Ｎ4膜１７を残す。次に図２では，Ｓｉ3
Ｎ4膜１７をエッチングマスクにして，Ｎ形エピタキシ
ャル層２をエッチングする。この時，Ｎ形エピタキシャ
ル層２の結晶面が（１００）で，エッチング液がヒドラ
ジン−水−イワ２−プロピルアルコールの３元混合液で
ある場合は，エッチング溝の形状はＶ字形になる。ま
た，このとき，素子分離領域とＰＮＰ Ｔｒ．のコレク
タ領域１０は，その他の部分より深くエッチングする。
この実施例の場合はエッチングを途中で中止しているの
で，溝の底面は平坦になる。図３では上記Ｓｉ3Ｎ4膜１
７の残存する状態で熱酸化を行なう。するとＮ形エピタ
キシャル層２の露出面のみが酸化され，絶縁膜であるシ
リコン酸化膜（ＳｉＯ2膜）３が形成される。このとき
酸化を十分行なうと，Ｓｉ3Ｎ4膜１７の下のＮ形エピタ
キシャル層２も酸化されて，ＳｉＯ2膜３となり，体積
膨張して，この上のＳｉ3Ｎ4膜１７がもち上がり，いわ
ゆるバーズピーク（鳥のくちばし）と言われる部分が形
成される。次に図４では，ＮＰＮ Ｔｒ．のコレクタ電
極形成予定領域１６，ＰＮＰ Ｔｒ．のベース電極形成
予定領域２６をフォトレジスト等の耐エッチング材を選
択的に形成し，この状態で，ステップカバレジの悪い付
着物の堆積を伴う反応性イオンエッチングとか，方向性
の良いドライエッチングを行なうと，図３で説明したＳ
ｉ3Ｎ4膜１７の下のＳｉＯ2膜３だけが残る。この側壁
ＳｉＯ3膜がＮＰＮ Ｔｒ．のエミッタ領域とベース引
き出し電極との分離膜となる。次に，図５では，Ｐ形ポ
リシリコンをＣＵＤ法により全面に堆積する。この時の
Ｐ形ポリシリコンは先のエッチング溝の深さの二倍以上
の厚さで堆積する。こうすると，堆積後は，ほとんど段
差がなくなり，表面はほぼ平坦になる。そしてこの状態
で等方性エッチングを行ない，エッチング溝にのみＰ形
ポリシリコン１２を残存させる。この方法は，いわゆる
エッチバック法と言われる方法である。さらにこの状態
で熱酸化を行なうとＰ形ポリシリコン１２の露出部分が
酸化され，ＳｉＯ2膜１３が形成される。この熱酸化処
理の間に，Ｐ形ポリシリコン１２からＰ形不純物がＮ形
エピタキシャル層２に拡散され，ＮＰＮ Ｔｒ．では，
グラフトベース領域７が，ＰＮＰＴｒ．ではＰ形埋込み
層５１と接続するコレクタ層７１，及びエミッタ層７２
が形成され，また素子分離領域ではＰ形埋込み層５と接
続して素子分離領域が完成する。最後に図６ではＮＰＮ
Ｔｒ．の真性ベース，エミッタ形成予定領域２０のＳ
ｉ3Ｎ4膜１７のみを除去し，この開口からＰ形不純物を
導入して，グラフトベース領域７と導通する真性ベース
領域８をイオン注入法等により形成する。次にＮＰＮ
Ｔｒ．のコレクタ１６，ＰＮＰ Ｔｒ．のベース２６形
成予定領域上のＳｉＯ2膜１３を除去する。この状態で
例えばイオン注入法でＮ形不純物を導入するとＮＰＮ
Ｔｒのエミッタ領域９とコレクタ領域６及びＰＮＰ Ｔ
ｒ．のベース引き出し領域６１が形成できる。さらに，
ＰＮＰ Ｔｒ．のエミッタ，コレクタ部のＳｉＯ2膜１
３を開口する。さらに，ＮＰＮ Ｔｒ．のグラフトベー
ス上のＰ形ポリシリコン６の上のＳｉＯ2膜１３の一部
を開口する。以上でＮＰＮ，ＰＮＰの両Ｔｒ．のベー
ス，エミッタ，コレクタ領域の形成を終了した。最後
に，アルミニウム等の電極材料を堆積して，ＮＰＮ Ｔ
ｒ．のエミッタ電極４１，ベース電極４２，コレクタ電
極４３と，ＰＮＰ Ｔｒ．のエミッタ電極４５，コレク
タ電極４６，ベース電極４４を形成する。なお，ＮＰＮ
Ｔｒ．のエミッタ電極４１とコレクタ電極４３とＰＮ
Ｐ Ｔｒ．のベース電極４４をＮ形ポリシリコンで形成
し，これを拡散源として上記領域を形成してもよい。
【０００７】
【発明の効果】以上，説明したようにＮＰＮ Ｔｒ．を
製造するとベース領域とエミッタ領域の分離膜がシリコ
ン酸化膜であるため，エミッタ・ベース接合容量
（ＣCB）が小さくでき素子分離領域も，エッチングによ
りエピタキシャル層を薄くしているため，コレクタ・基
板接合容量（Ｃｓｕｂ）が，小さくできる。また，真性
ベース形成以後に，熱酸化等の高温熱処理工程を用いな
いので，浅いベース，エミッタ領域ができ，いわゆるシ
ャロー化が達成できる。その結果，高速トランジスタが
製造できる。さらに同時に縦型のベース幅の狭いＰＮＰ
Ｔｒ．が製造でき，高速性が増す。
製造するとベース領域とエミッタ領域の分離膜がシリコ
ン酸化膜であるため，エミッタ・ベース接合容量
（ＣCB）が小さくでき素子分離領域も，エッチングによ
りエピタキシャル層を薄くしているため，コレクタ・基
板接合容量（Ｃｓｕｂ）が，小さくできる。また，真性
ベース形成以後に，熱酸化等の高温熱処理工程を用いな
いので，浅いベース，エミッタ領域ができ，いわゆるシ
ャロー化が達成できる。その結果，高速トランジスタが
製造できる。さらに同時に縦型のベース幅の狭いＰＮＰ
Ｔｒ．が製造でき，高速性が増す。
【図１】本発明の実施例を示す各工程における断面図。
【図２】本発明の実施例を示す各工程における断面図。
【図３】本発明の実施例を示す各工程における断面図。
【図４】本発明の実施例を示す各工程における断面図。
【図５】本発明の実施例を示す各工程における断面図。
【図６】本発明の実施例を示す各工程における断面図。
【図７】従来技術を説明する各工程の断面図。
【図８】従来技術を説明する各工程の断面図。
【図９】従来技術を説明する各工程の断面図。
【図１０】従来技術を説明する各工程の断面図。
【図１１】従来技術を説明する各工程の断面図。
１ Ｐ形Ｓｉ基板 ２ Ｎ形エピタキシャル層 ３，１３ ＳｉＯ2膜 ４ Ｎ形埋込み層 ５，５１ Ｐ形埋込み層 ６ 補償コレクタ領域 ７ グラフトベース領域 ８ 真性ベース領域 ９ エミッタ領域 １０ ＰＮＰ Ｔｒ．コレクタ形成予定領域 １２ Ｐ形ポリシリコン １６ ノンドープポリシリコン １７ Ｓｉ3Ｎ4膜 ４１，４２，４３，４４，４５，４６ アルミ電極 ６１ ＰＮＰ Ｔｒ．ベース領域 ７１ ＰＮＰ Ｔｒ．コレクタ領域 ７２ ＰＮＰ Ｔｒ．エミッタ領域
Claims (1)
- 【請求項１】 第１導電形の半導体基板の第１主面に，
第２導電形の埋込みコレクタ層と，これをとり囲むよう
に第１導電形の埋込み素子分離層を形成し，それと同時
に上記半導体基板の第２主面に，第２導電形の素子分離
層を形成し，その層の内側に第１導電形の埋込みコレク
タ層を形成し，それをとり囲むように，第１導電形の埋
込み素子分離層を形成し，その後，第２導電形のエピタ
キシャル層を形成する工程と，上記エピタキシャル層上
の第１主面のベース引き出し電極，コレクタ補償領域，
第２主面のベース，エミッタ，コレクタ領域，及びそれ
らをとり囲む素子分離領域以外に耐シリコンエッチング
性かつ耐酸化性を有する膜を形成し，この状態で上記エ
ピタキシャル層にエッチング溝を形成する。この際，第
２エピタキシャル主面のコレクタ領域と素子分離領域の
エッチング溝は，他のエッチング溝より深く形成し，上
記エッチング溝の全面にシリコン酸化膜を形成した後，
上記エッチング溝のうち，上記第１エピタキシャル主面
の上記コレクタ補償領域と，上記第２エピタキシャル主
面のベース領域以外のエッチング溝の底面のシリコン酸
化膜を除去する工程と，上記エッチング溝のすべてに，
第１導電形のエピタキシャル層とオーミック接続する電
極を形成する工程と，上記電極の露出部分を酸化し，第
１エピタキシャル主面内に，グラフトベース，第２エピ
タキシャル主面内にエミッタ，ベース領域，及び素子分
離領域を形成する工程と，上記グラフトベース領域と隣
接する上記耐シリコンエッチングかつ耐酸化性膜を除去
し，その開口部に上記グラフトベース領域と導通する第
１導電形の不純物を導入して，真性ベース領域を形成
し，上記第１エピタキシャル主面内のコレクタ補償領域
と第２エピタキシャル主面内のベース，エミッタ，コレ
クタ領域上に開口を形成する工程と，上記第１，第２エ
ピタキシャル主面内のベース，エミッタ，コレクタ領域
とオーミック接続する電極を夫々形成することを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4308222A JPH06140418A (ja) | 1992-10-22 | 1992-10-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4308222A JPH06140418A (ja) | 1992-10-22 | 1992-10-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140418A true JPH06140418A (ja) | 1994-05-20 |
Family
ID=17978399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4308222A Pending JPH06140418A (ja) | 1992-10-22 | 1992-10-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140418A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6146387A (en) * | 1998-08-26 | 2000-11-14 | Linvatec Corporation | Cannulated tissue anchor system |
-
1992
- 1992-10-22 JP JP4308222A patent/JPH06140418A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6146387A (en) * | 1998-08-26 | 2000-11-14 | Linvatec Corporation | Cannulated tissue anchor system |
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