JPH088266A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH088266A JPH088266A JP13346694A JP13346694A JPH088266A JP H088266 A JPH088266 A JP H088266A JP 13346694 A JP13346694 A JP 13346694A JP 13346694 A JP13346694 A JP 13346694A JP H088266 A JPH088266 A JP H088266A
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- conductivity type
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Abstract
(57)【要約】
【目的】 本発明は、微細化、高速度化を図った半導体
装置、特に高周波トランジスタを中心としたバイポーラ
型縦型ＰＮＰ-トランジスタの製造方法に関するもの
で、高速度の縦型構造のＰＮＰ-トランジスタを製造で
きる方法を提供することを目的とする。 【構成】各拡散領域の側壁を、絶縁膜であり非誘電率の
小さいシリコン酸化膜によって覆うことで、寄生容量の
少ない高速な縦型ＰＮＰ-トランジスタを製造する工程
から成る。
装置、特に高周波トランジスタを中心としたバイポーラ
型縦型ＰＮＰ-トランジスタの製造方法に関するもの
で、高速度の縦型構造のＰＮＰ-トランジスタを製造で
きる方法を提供することを目的とする。 【構成】各拡散領域の側壁を、絶縁膜であり非誘電率の
小さいシリコン酸化膜によって覆うことで、寄生容量の
少ない高速な縦型ＰＮＰ-トランジスタを製造する工程
から成る。
Description
【０００１】
【産業上の利用分野】本発明は、微細化、高速度化を図
った半導体装置の製造方法に係わり、特に、高周波トラ
ンジスタを中心としたバイポーラ型縦型トランジスタの
製造方法に関するものである。
った半導体装置の製造方法に係わり、特に、高周波トラ
ンジスタを中心としたバイポーラ型縦型トランジスタの
製造方法に関するものである。
【０００２】
【従来の技術】従来、高周波トランジスタをより高速度
化するために、ベース領域の幅と深さを縮小し、コレク
タ-ベース接合容量を減少すること、また、より浅いベ
ース・エミッタ拡散層を形成する、すなわち、拡散層の
シャロー化をすることで、トランジスタが開発されてき
た。しかしながら、ＮＰＮ，ＰＮＰの両トランジスタを
同一基板内に製造した場合、例えば、縦型に形成したＮ
ＰＮ-トランジスタ(以下、ＮＰＮ-Ｔr．とも略す。)と
同様に、ＰＮＰ-トランジスタ(以下、ＰＮＰ-Ｔr．とも
略す。)をも、縦型に形成すると、ＰＮＰ-Ｔr．は、Ｎ
ＰＮ-Ｔr．に比べて高速性では劣ってしまうため、それ
らにより構成されるＩＣ（集積回路）としては、高速性
が損なわれてしまう。
化するために、ベース領域の幅と深さを縮小し、コレク
タ-ベース接合容量を減少すること、また、より浅いベ
ース・エミッタ拡散層を形成する、すなわち、拡散層の
シャロー化をすることで、トランジスタが開発されてき
た。しかしながら、ＮＰＮ，ＰＮＰの両トランジスタを
同一基板内に製造した場合、例えば、縦型に形成したＮ
ＰＮ-トランジスタ(以下、ＮＰＮ-Ｔr．とも略す。)と
同様に、ＰＮＰ-トランジスタ(以下、ＰＮＰ-Ｔr．とも
略す。)をも、縦型に形成すると、ＰＮＰ-Ｔr．は、Ｎ
ＰＮ-Ｔr．に比べて高速性では劣ってしまうため、それ
らにより構成されるＩＣ（集積回路）としては、高速性
が損なわれてしまう。
【０００３】図２（ａ）から図２（ｆ）は、一般的な縦
型ＰＮＰ-Ｔr．の基本的な製造工程の一例である。すな
わち、図２（ａ）は、周知の技術によりＰ形シリコン基
板１に、Ｎ+形埋込層４を形成し、さらに、その上部の
内側にＰ+形埋込層５を形成した後、Ｎ形エピタキシャ
ル層２を形成し、熱酸化処理等により、酸化シリコン膜
（ＳiＯ2膜）１３を全面に形成したものである。次に、
図２（ｂ）は、ＳiＯ2膜１３を選択的にエッチングし
て、開口を形成して素子分離のためのＰ形拡散層５１
を、熱拡散法等で形成したものである。次に、図２
（ｃ）では、Ｐ+形埋込層５と接続するためのグラフト
コレクタ領域であるＰ+形拡散層５２を、同様の方法
で、Ｐ+形埋込層５に達するまで形成したものである。
さらに、図２（ｄ）では、ベース領域であるＮ+形拡散
層４１を、同様の方法により形成したものである。次
に、図２（ｅ）では、エミッタ領域であるＰ形拡散層５
３を同様の方法により形成したものである。最後に、図
２（ｆ）では、ベース電極６１、エミッタ電極６２、コ
レクタ電極６３を形成したものである。
型ＰＮＰ-Ｔr．の基本的な製造工程の一例である。すな
わち、図２（ａ）は、周知の技術によりＰ形シリコン基
板１に、Ｎ+形埋込層４を形成し、さらに、その上部の
内側にＰ+形埋込層５を形成した後、Ｎ形エピタキシャ
ル層２を形成し、熱酸化処理等により、酸化シリコン膜
（ＳiＯ2膜）１３を全面に形成したものである。次に、
図２（ｂ）は、ＳiＯ2膜１３を選択的にエッチングし
て、開口を形成して素子分離のためのＰ形拡散層５１
を、熱拡散法等で形成したものである。次に、図２
（ｃ）では、Ｐ+形埋込層５と接続するためのグラフト
コレクタ領域であるＰ+形拡散層５２を、同様の方法
で、Ｐ+形埋込層５に達するまで形成したものである。
さらに、図２（ｄ）では、ベース領域であるＮ+形拡散
層４１を、同様の方法により形成したものである。次
に、図２（ｅ）では、エミッタ領域であるＰ形拡散層５
３を同様の方法により形成したものである。最後に、図
２（ｆ）では、ベース電極６１、エミッタ電極６２、コ
レクタ電極６３を形成したものである。
【０００４】
【発明が解決しようとする課題】前述のように従来の製
造方法では、各ベース，エミッタ，コレクタ拡散領域ど
うしが、エピタキシャル層を介して接続する部分が多い
ため寄生容量が多くなり、高速性が得られないという欠
点があった。本発明は、上記欠点を解消し、寄生容量の
少ない高速な縦型ＰＮＰ-Ｔr．の製造方法を提供するこ
とを目的とする。
造方法では、各ベース，エミッタ，コレクタ拡散領域ど
うしが、エピタキシャル層を介して接続する部分が多い
ため寄生容量が多くなり、高速性が得られないという欠
点があった。本発明は、上記欠点を解消し、寄生容量の
少ない高速な縦型ＰＮＰ-Ｔr．の製造方法を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するために、トランジスタのグラフトコレクタ領域、お
よびグラフトベース領域の側壁を、絶縁膜であり非誘電
率の小さいシリコン酸化膜で覆う構造としたものであ
る。
するために、トランジスタのグラフトコレクタ領域、お
よびグラフトベース領域の側壁を、絶縁膜であり非誘電
率の小さいシリコン酸化膜で覆う構造としたものであ
る。
【０００６】
【作用】その結果、寄生容量である、ベース-コレクタ
接合容量，ベース-エミッタ接合容量、コレクタ-エミッ
タ接合容量等を低減させることができ、高速度動作可能
なのＰＮＰ-Ｔr．を製造することができる。
接合容量，ベース-エミッタ接合容量、コレクタ-エミッ
タ接合容量等を低減させることができ、高速度動作可能
なのＰＮＰ-Ｔr．を製造することができる。
【０００７】
【実施例】以下、本発明の実施例を、図１を参照して詳
細に説明する。図１（ａ）から図１（ｇ）は、本発明の
一実施例を説明するための各工程における断面図であ
る。
細に説明する。図１（ａ）から図１（ｇ）は、本発明の
一実施例を説明するための各工程における断面図であ
る。
【０００８】図１（ａ）は、周知の技術により、Ｐ形シ
リコン基板１の上にＮ形埋込層４を形成し、さらに、そ
の上部内側にＰ+形埋込層５を形成し、その後、Ｎ形エ
ピタキシャル層２を形成し、熱酸化処理等により、酸化
シリコン膜（ＳiＯ2膜）１３を全面に形成し、この状態
で、ＳiＯ2膜１３を選択的にエッチングして、開口（図
示せず）を形成して素子分離のためのＰ形拡散層５１を
熱拡散法等で形成した後、上記開口は酸化シリコン膜で
覆いなおしたものである。
リコン基板１の上にＮ形埋込層４を形成し、さらに、そ
の上部内側にＰ+形埋込層５を形成し、その後、Ｎ形エ
ピタキシャル層２を形成し、熱酸化処理等により、酸化
シリコン膜（ＳiＯ2膜）１３を全面に形成し、この状態
で、ＳiＯ2膜１３を選択的にエッチングして、開口（図
示せず）を形成して素子分離のためのＰ形拡散層５１を
熱拡散法等で形成した後、上記開口は酸化シリコン膜で
覆いなおしたものである。
【０００９】次に、図１（ｂ）では、コレクタ引き出し
のための電極設置予定領域のＳiＯ2膜１３を選択エッチ
ングした後、直下のＮ形エピタキシャル層２を、Ｐ+形
埋込層５に達するまで除去して、開口１０を形成するも
のである。この開口１０の形成には、例えば、ＨＦ-Ｈ
ＮＯ3-ＣＨ3ＣＯＯＨ系、あるいはＫＯＨ系の、シリコ
ンウエットエッチング液を用いる。この際のウエットエ
ッチング能力は等方性であるため、ＳiＯ2膜１３の下端
もややエッチングされ、いわゆるアンダーカットが生じ
る。この状態で熱酸化を行うと、開口１０の側壁及び底
部のＮ形エピタキシャル層２にＳiＯ2膜（絶縁膜）３２
が形成される。さらに、開口側壁のＳiＯ2膜（絶縁膜）
３２だけを残し、底部のＳiＯ2膜を除去する。このよう
な選択エッチング法としては、ステップカバレジの悪い
付着物の堆積を伴う反応性イオンエッチングを行うか、
方向性の良いドライエッチングを行う。
のための電極設置予定領域のＳiＯ2膜１３を選択エッチ
ングした後、直下のＮ形エピタキシャル層２を、Ｐ+形
埋込層５に達するまで除去して、開口１０を形成するも
のである。この開口１０の形成には、例えば、ＨＦ-Ｈ
ＮＯ3-ＣＨ3ＣＯＯＨ系、あるいはＫＯＨ系の、シリコ
ンウエットエッチング液を用いる。この際のウエットエ
ッチング能力は等方性であるため、ＳiＯ2膜１３の下端
もややエッチングされ、いわゆるアンダーカットが生じ
る。この状態で熱酸化を行うと、開口１０の側壁及び底
部のＮ形エピタキシャル層２にＳiＯ2膜（絶縁膜）３２
が形成される。さらに、開口側壁のＳiＯ2膜（絶縁膜）
３２だけを残し、底部のＳiＯ2膜を除去する。このよう
な選択エッチング法としては、ステップカバレジの悪い
付着物の堆積を伴う反応性イオンエッチングを行うか、
方向性の良いドライエッチングを行う。
【００１０】次に、図１（ｃ）では、コレクタ引き出し
電極となるＰ+形ポリシリコン１５を堆積するものであ
る。この堆積方法としては、まず、ＣＶＤ法により、全
面にＰ+形ポリシリコンを開口１０の底面から、その深
さの２倍以上の厚さまで堆積させる。それにより、ポリ
シリコンの表面には、開口１０の凹みがなくなり、ほぼ
平坦になる。次に、ウエットエッチングを行い、開口１
０内のＰ+形ポリシリコン１５を残存させる。さらにこ
の状態で、熱酸化処理を行い、Ｐ+形ポリシリコン１５
の露出部分をＳiＯ2膜３３に変える。
電極となるＰ+形ポリシリコン１５を堆積するものであ
る。この堆積方法としては、まず、ＣＶＤ法により、全
面にＰ+形ポリシリコンを開口１０の底面から、その深
さの２倍以上の厚さまで堆積させる。それにより、ポリ
シリコンの表面には、開口１０の凹みがなくなり、ほぼ
平坦になる。次に、ウエットエッチングを行い、開口１
０内のＰ+形ポリシリコン１５を残存させる。さらにこ
の状態で、熱酸化処理を行い、Ｐ+形ポリシリコン１５
の露出部分をＳiＯ2膜３３に変える。
【００１１】次に、図１（ｄ）では、ベース引き出し電
極設置予定領域のＳiＯ2膜１３を除去し、上述した開口
１０の形成方法と同様の方法で、開口１１を形成するも
のである。この際の開口１１の深さはＮ形エピタキシャ
ル層２の半分以下とする。さらに上述と同様の方法でＳ
iＯ2膜３４を形成する。
極設置予定領域のＳiＯ2膜１３を除去し、上述した開口
１０の形成方法と同様の方法で、開口１１を形成するも
のである。この際の開口１１の深さはＮ形エピタキシャ
ル層２の半分以下とする。さらに上述と同様の方法でＳ
iＯ2膜３４を形成する。
【００１２】次に、図１（ｅ）では、上述と同様の方法
で、開口１１の側壁のＳiＯ2膜３４（絶縁膜）だけを残
し、さらに上述と同様の方法でＮ+形ポリシリコン１２
を形成するものである。さらに、この状態で熱酸化処理
を行い、Ｎ+形ポリシリコン１２の露出部分をＳiＯ2膜
３５に変える。この際Ｎ+形ポリシリコン１２からＮ形
不純物がＮ形エピタキシャル層２に拡散し、グラフトベ
ース領域４１が形成される。
で、開口１１の側壁のＳiＯ2膜３４（絶縁膜）だけを残
し、さらに上述と同様の方法でＮ+形ポリシリコン１２
を形成するものである。さらに、この状態で熱酸化処理
を行い、Ｎ+形ポリシリコン１２の露出部分をＳiＯ2膜
３５に変える。この際Ｎ+形ポリシリコン１２からＮ形
不純物がＮ形エピタキシャル層２に拡散し、グラフトベ
ース領域４１が形成される。
【００１３】次に、図１（ｆ）では、エミッタ形成予定
領域のＳiＯ2膜１３を選択的に除去して、開口３１を形
成し、この開口からＰ形不純物を導入して、エミッタ領
域５３を形成するものである。
領域のＳiＯ2膜１３を選択的に除去して、開口３１を形
成し、この開口からＰ形不純物を導入して、エミッタ領
域５３を形成するものである。
【００１４】最後に、図１（ｇ）では、ベース、エミッ
タ，コレクタ領域上のＳiＯ2膜を選択的に除去して開口
し、アルミニウム等の電極材料を堆積して、エミッタ電
極６２，ベース電極６１，コレクタ電極６３を形成する
ものである。なおエミッタ電極６２をＰ+形ポリシリコ
ンで形成し、これを拡散源として上記エミッタ領域５３
を形成してもよい。
タ，コレクタ領域上のＳiＯ2膜を選択的に除去して開口
し、アルミニウム等の電極材料を堆積して、エミッタ電
極６２，ベース電極６１，コレクタ電極６３を形成する
ものである。なおエミッタ電極６２をＰ+形ポリシリコ
ンで形成し、これを拡散源として上記エミッタ領域５３
を形成してもよい。
【００１５】
【発明の効果】本発明によれば、グラフトベース，グラ
フトコレクタ、およびエミッタの各領域間にＳiＯ2膜が
形成されるため、各領域間の接合容量が低減できる。そ
の結果、高速動作可能なトランジスタが製造できる。
フトコレクタ、およびエミッタの各領域間にＳiＯ2膜が
形成されるため、各領域間の接合容量が低減できる。そ
の結果、高速動作可能なトランジスタが製造できる。
【図１】本発明の一実施例を説明するための各工程にお
ける半導体の断面図。
ける半導体の断面図。
【図２】従来の技術による半導体製造方法を説明するた
めの各工程における半導体の断面図。
めの各工程における半導体の断面図。
１：Ｐ形シリコン基板、 ２：Ｎ形エピタキシャル
層、１３、３２、３３、３４、３５：ＳiＯ2膜、
４：Ｎ形埋込層、５：Ｐ形埋込コレクタ層、 １０、
１１、３１：開口、１２：Ｎ形ポリシリコン、 １
５：Ｐ形ポリシリコン、４１：グラフトベース領域、
５１：素子分離領域、５２：コレクタ領域、 ５
３：エミッタ領域、６１、６２、６３：アルミ電極。
層、１３、３２、３３、３４、３５：ＳiＯ2膜、
４：Ｎ形埋込層、５：Ｐ形埋込コレクタ層、 １０、
１１、３１：開口、１２：Ｎ形ポリシリコン、 １
５：Ｐ形ポリシリコン、４１：グラフトベース領域、
５１：素子分離領域、５２：コレクタ領域、 ５
３：エミッタ領域、６１、６２、６３：アルミ電極。
Claims (1)
- 【請求項１】第１の導電形の半導体からなる基板の、第
１主面に第２の導電形の半導体である埋込分離層を形成
し、この内側部分に第１導電形半導体の埋込コレクタ層
を形成し、これらの上面に第２導電形半導体のエピタキ
シャル層を形成し、さらに、上記埋込分離層を囲むよう
にした、第１導電形半導体の素子分離層を形成する工程
と、上記エピタキシャル層のうち、グラフトコレクタ領
域の上記エピタキシャル層を除去して上記埋込コレクタ
層を露出する溝を形成し、該溝の側壁のみに絶縁膜を形
成し、上記溝に、前記第１導電形半導体の埋込コレクタ
層と導通する、第１導電形半導体の引き出し電極を形成
する工程と、上記エピタキシャル層のうち、グラフトベ
ース領域の上記エピタキシャル層を除去して溝を形成
し、該溝の側壁のみに絶縁膜を形成し、上記グラフトベ
ース領域の上記溝に、第２導電形半導体の引き出し電極
を形成し、さらに、該引き出し電極とオーミック接続す
る第２導電形半導体の拡散層を形成する工程と、上記エ
ピタキシャル層のうち、エミッタ領域に第１導電形半導
体の拡散層を形成する工程と、上記エピタキシャル層上
のベース，エミッタ，コレクタ領域とオーミック接続す
る電極を形成する工程とからなることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13346694A JPH088266A (ja) | 1994-06-16 | 1994-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13346694A JPH088266A (ja) | 1994-06-16 | 1994-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088266A true JPH088266A (ja) | 1996-01-12 |
Family
ID=15105444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13346694A Pending JPH088266A (ja) | 1994-06-16 | 1994-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510997B1 (ko) * | 2000-06-29 | 2005-08-31 | 주식회사 하이닉스반도체 | 복합 반도체소자의 접합전극 형성방법 |
-
1994
- 1994-06-16 JP JP13346694A patent/JPH088266A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510997B1 (ko) * | 2000-06-29 | 2005-08-31 | 주식회사 하이닉스반도체 | 복합 반도체소자의 접합전극 형성방법 |
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