JP4056218B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000012535 impurity Substances 0.000 claims description 60
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 56
- 229920005591 polysilicon Polymers 0.000 claims description 56
- 238000009792 diffusion process Methods 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 16
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 230000007423 decrease Effects 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000000034 method Methods 0.000 description 41
- 238000005530 etching Methods 0.000 description 11
- 238000001259 photo etching Methods 0.000 description 10
- 238000000605 extraction Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に係り、特に高周波特性を改善できるトランジスタ装置およびその製造方法に関する。
【０００２】
【従来の技術】
一般的なＮＰＮ型のプレーナー型トランジスタの構造を図１７に示す。すなわちＮ+型の半導体層を具備するＮ型のコレクタ層５１の表面にＰ型のベース領域５３を形成し、ベース領域５３表面にＮ+型のエミッタ領域５４を形成し、表面をシリコン酸化膜５５で被膜する。シリコン酸化膜５５に開口部を形成してコンタクトホールとし、ベース電極５６とエミッタ電極５７を形成したものである。高周波特性は主としてベース幅Ｗbに依存するので、エミッタ領域５４周辺にＰ+型外部ベース領域５８を設けたグラフトベース型の構造が採用されている。この形状では、狭いベース幅Ｗbが得られると同時にベース・コレクタ接合に広がる空乏層の曲率を緩和し、且つベース取り出し抵抗ｒbを減じることができる。
【０００３】
また、浅いベース幅Ｗbを得るためには浅いエミッタ接合が不可欠であり、このために不純物をドープしたポリシリコン層からの不純物拡散によってエミッタ領域５４を形成することが行われている（例えば特開平７−１４２４９７号）。
【０００４】
しかし、グラフトベース型では、ベース領域５３と外部ベース領域５８とを別工程で形成するために工程が複雑になり、浅いベース領域５３を熱拡散で形成するためその拡散深さがばらつきやすく、高周波特性のばらつきも大きくなるなどの問題がある。
【０００５】
それを解決するために、図１８に示すように、ベース領域６３に形成した溝６２内壁に、サイドウォール６８を設け、溝６２にエミッタ領域形成用の拡散源膜６０を形成し、溝６２の底部に露出するベース領域６３から不純物を拡散させてエミッタ領域６４を形成することも行われている（例えば特開２０００−２５２２９０号）。
【０００６】
【発明が解決しようとする課題】
図１８に示すトランジスタでは、溝６２の底部にエミッタ領域６４を形成するので溝６２深さによりベース幅Ｗbをコントロールできる。熱拡散で極めて浅い接合を得るには不純物濃度を低くする必要があり、ばらつきが発生してしまうのに対し、溝６２によりベース領域６３の不純物濃度をある程度高くできるので、ベース幅Ｗbのばらつきを減じることができる。又、外部ベース領域を形成する必要がないので工程も簡略化する。
【０００７】
しかし、ベース電極６９の接地がコンタクト孔のみであるので、キャリアが移動するベース電極６９とエミッタ領域６４直下のベースとして活性な領域との距離が長く、接地面積も少ないため、これ以上のベース取り出し抵抗ｒbの低減には限界があった。
【０００８】
また、エミッタ領域６４の面積は容量成分ＣBEと係わり、ｒbおよびＣBEは遮断周波数であるｆTに大きな影響を及ぼすので、それらの低減が望まれていた。
【０００９】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、一導電型のコレクタ層の表面に形成した逆導電型のベース領域と、前記ベース領域の表面に設けた溝と、前記溝の底部の前記ベース領域表面に形成した一導電型のエミッタ領域と、前記溝の内壁に設けたサイドウォールと、前記溝を除く前記ベース領域全面とコンタクトする電極とを具備することを特徴とし、ベース電極層を溝の側面からベース領域全面に設けるので、エミッタ領域直下のベースとして活性な領域とベース電極の距離を低減でき、かつベース電極の接地面積が増大する。つまり、ベース取り出し抵抗ｒbが大幅に低減できることになる。
【００１０】
その上、溝に設けたサイドウォールにより溝の底部が開口部より細くなるため、その底部に形成されるエミッタ領域の面積を低減し、容量成分ＣBEの低減を実現するものである。
【００１１】
また、一導電型のコレクタ層の表面に、逆導電型のベース領域を形成する工程と、前記ベース領域の表面にベース電極層を形成し、該ベース電極層の表面に絶縁膜を形成する工程と、前記ベース電極層および前記絶縁膜の一部を開口して前記ベース領域に前記コレクタ層には達しない溝を形成し、前記溝の内壁にサイドウォールを形成する工程と、前記溝の内部にエミッタ拡散用の不純物を含むポリシリコン層を形成する工程と、前記ポリシリコン層から不純物を拡散してエミッタ領域を形成する工程と、前記絶縁膜にスルーホールを形成してベース電極層にコンタクトするベース電極を形成し、同時に前記ポリシリコン層にコンタクトするエミッタ電極を形成する工程とを具備することを特徴とし、溝にサイドウォールを設けてエミッタ拡散を行うことにより、フォトエッチング技術の限界より更に微小化したエミッタ領域を形成できるのでより高周波特性に優れたトランジスタ装置を製造することができる。
【００１２】
更に、一導電型のコレクタ層を準備する工程と、前記コレクタ層の表面に、逆導電型不純物を含んだポリシリコンよりなるベース電極層を形成し、該ベース電極層の表面に絶縁膜を形成する工程と、前記ベース電極層および前記絶縁膜の一部を開口して前記コレクタ層に溝を形成し、全面に逆導電型不純物を導入する工程と、前記溝の内壁にサイドウォールを形成する工程と、前記溝の内部にエミッタ拡散用の不純物を含むポリシリコン層を形成する工程と、前記ベース電極層と前記コレクタ層に形成した溝および溝周囲の不純物を拡散してベース領域を形成し、同時に前記ポリシリコン層から不純物を拡散してエミッタ領域を形成する工程と、前記絶縁膜にスルーホールを形成してベース電極層にコンタクトするベース電極を形成し、同時に前記ポリシリコン層にコンタクトするエミッタ電極を形成する工程とを具備することを特徴とし、エミッタ直下のベースとして活性な領域は溝周囲に導入された不純物を拡散することにより形成するので、浅い接合であってもばらつきの少ないトランジスタ装置を製造できる。
【００１３】
【発明の実施の形態】
本発明の実施の形態を図１から図１６を用いて詳細に説明する。
【００１４】
図１は、本発明の第１の実施の形態であるＮＰＮ型トランジスタ装置を説明する断面図である。
【００１５】
トランジスタは、コレクタ層１と、ベース領域３と、ベース電極層４と、溝８と、サイドウォール９と、ポリシリコン層１０と、エミッタ領域１１と、ベース電極１２と、エミッタ電極１３とから構成される。
【００１６】
コレクタ層１は、裏面側にＮ+型の半導体層を有する半導体基板である。
【００１７】
ベース領域３は、コレクタ層１の表面に形成したＰ型の領域である。熱拡散によって所定の拡散深さに形成した拡散領域、又は気相成長法によりコレクタ層１の上に形成された不純物濃度が厚み方向に一定のプロファイルを有する半導体層からなり、厚みは１．０μｍ程度である。
【００１８】
ベース電極層４は、溝８を除くベース領域３全面とコンタクトし、コレクタ領域１上まで覆うポリシリコン層からなり、導電性を持たせるため、１×１０14cm-2程度の不純物を含む。また、ポリシリコン層に代えてシリサイド層又はポリシリコンとシリサイドの多層膜でもよい。ベース電極層４はコレクタ領域１の一部を覆い、12000Å程度のＬＯＣＯＳ酸化膜２を介して設けられるのでベース−コレクタ間の容量も低減できる。ベース電極層４の上には酸化膜５を設けるが、酸化膜５の代わりに、酸化膜と窒化膜の多層膜等の絶縁膜でもよい。
【００１９】
溝８は、ベース領域３の表面に形成し、ベース領域３より浅く、内壁にはサイドウォール９を有する。溝８の開口幅は０．５μｍ程度で且つベース領域３表面から深さ約０．７μｍに掘り下げられ、溝８の底部にはエミッタ領域１１が拡散されている。
【００２０】
サイドウォール９は、ノンドープシリコン酸化膜等の絶縁膜からなり、約０．１μｍの膜厚で溝８の内壁を被覆する。従って溝８を０．５μｍ×０．５μｍで開口すると、その溝８の底部ではサイドウォール９によって０．３μｍ×０．３μｍの大きさでベース領域３が露出する。
【００２１】
ポリシリコン層１０は、溝８の内壁を覆い、エミッタ領域１１の拡散源となる。また、この上部に形成されるエミッタ電極１３の一部を構成する。
【００２２】
エミッタ領域１１は、溝８の底部のベース領域３表面に形成されたＮ型不純物拡散領域で、０．１μｍ程度の深さを有する。
【００２３】
ベース電極１２は、ベース電極層４上の酸化膜５にスルーホールを設け、ベース電極層４とコンタクトさせる。ベース電極１２には、ベース電極層４と同様の導電性材料又は金属を使用する。
【００２４】
エミッタ電極１３は、ポリシリコン層１０とコンタクトし、ポリシリコン層１０の上部に設けられる。
【００２５】
図２は、本発明の第２の実施の形態であり、溝８をγ形状に形成したものである。溝８自体が底部が狭い形状となっており、これ以外は第１の実施の形態と同一構成要素である。
【００２６】
溝８形成のエッチングガスを変更して異方性エッチングすると、その内壁が傾斜を有し、傾斜の接線と半導体基板表面でなす角度が溝８底部から半導体基板表面に向かうにつれて徐々に小さくなり、結果として開口部より底部が狭いγ形状の溝８を得ることができる。この溝８に更にサイドウォールを形成すれば第１の実施の形態に示すエミッタ領域より更に微小なエミッタ領域１１を形成することができる。
【００２７】
本発明の特徴は、ベース電極層４と、溝８の内壁に設けられたサイドウォールに有る。
【００２８】
ベース電極層４は、溝８を除くベース領域３全面にコンタクトしており、酸化膜５に設けたスルーホールを介してベース電極１２をコンタクトさせることにより、ベース電極１２の接地面積を大幅に向上できる。また、従来は、ベース電極とエミッタ領域直下のベースとして活性な領域の間隔が長くベース取り出し抵抗ｒbの低減が困難であったが、本発明では溝８側面からベース領域３全面に広がるベース電極層４を設けることにより間隔を短縮できる。ベース電極の接地面積の向上と、ベース電極からエミッタ領域直下までの距離の低減により、ベース取り出し抵抗ｒbを大幅に低減できるので、高周波特性が大きく向上する。
【００２９】
また、エミッタ拡散のための溝８はフォトエッチングにより設けるが、開口幅０．５μｍ程度が現在の技術の限界である。しかし、サイドウォール９を設けることによりエミッタ拡散に使用する溝８の底部、つまりベース領域の開口幅を０．３μｍまで低減することができる。つまり、このベース領域から拡散されたエミッタ領域１１の面積を従来より低減でき、ひいては、ベース−エミッタ間容量ＣBEの低減に大きく寄与できる。
【００３０】
特に、本発明の第２の実施の形態として、図２に示すように溝８をγ形状に形成すれば、溝８底面のベース領域の露出幅は０．２μｍ程度まで縮小できるので、エミッタ領域１１の面積を更に低減することが可能となり、高周波特性の向上に大変有利な構造となる。
【００３１】
次に図３から図９に本発明のＮＰＮ型トランジスタの製造方法の第１の実施の形態を詳細に説明する。
【００３２】
ＮＰＮ型トランジスタの製造方法は、一導電型のコレクタ層１の表面に、逆導電型のベース領域３を形成する工程と、ベース領域３の表面にベース電極層４を形成し、ベース電極層４の表面に絶縁膜５を形成する工程と、ベース電極層４および絶縁膜５の一部を開口してベース領域３にコレクタ層１には達しない溝８を形成し、溝８の内壁にサイドウォール９を形成する工程と、溝８の内部にエミッタ拡散用の不純物を含むポリシリコン層１０を形成する工程と、ポリシリコン層１０から不純物を拡散してエミッタ領域１１を形成する工程と、絶縁膜５にスルーホールを形成してベース電極層４にコンタクトするベース電極１２を形成し、同時にポリシリコン層１０にコンタクトするエミッタ電極１３を形成する工程とから構成される。
【００３３】
本実施の形態の第１の工程は、図３に示す如く、一導電型のコレクタ層の表面に、逆導電型のベース領域を形成することである。
【００３４】
コレクタ取出しとなるＮ+型高濃度層を有するコレクタ層１を準備する。コレクタ層１表面を清浄化した後、素子分離のために12000Å程度のＬＯＣＯＳ酸化膜２を予定のベース領域の外側に形成する。予定のベース領域上にＰ型の不純物を導入後、熱拡散して不純物濃度が１×１０14cm-2程度のベース領域３を形成する。又、気相成長法によりＰ型のエピタキシャル層を形成してベース領域３としてもよい。
【００３５】
本実施の形態の第２の工程は、図４に示す如く、前記ベース領域の表面にベース電極層を形成し、該ベース電極層の表面に絶縁膜を形成することである。
【００３６】
本工程は、本発明の第１の特徴となる工程であり、まず、全面にＣＶＤ法により４×１０15cm-2程度の不純物が導入されたポリシリコン層を膜厚５０００Å程度堆積し、ベース領域３全面にコンタクトするベース電極層４を形成する。このポリシリコン層はシリサイド層でも良く、不純物を含むポリシリコン層の上にシリサイド層を形成して多層構造としても良い。
【００３７】
更にこのベース電極層４の上には膜厚５０００Å程度の酸化膜５を形成する。この酸化膜５の代わりに、酸化膜と窒化膜の多層膜等の絶縁膜でもよい。
【００３８】
本工程により、ベース領域３全体にコンタクトするベース電極層４が形成され、ベース電極の接地面積が増加するので、従来コンタクト孔のみで接地していた場合と比較して大幅にベース取り出し抵抗ｒbを低減することができる。
【００３９】
また、ベース領域３全面に設けられているので、後の工程で形成されるエミッタ直下のベースとして活性な領域からベース電極までの距離を短縮することができ、これもベース取り出し抵抗ｒbの低減に大きく寄与することになる。
【００４０】
本実施の形態の第３の工程は、図５および図６に示す如く、前記ベース電極層および前記絶縁膜の一部を開口して前記ベース領域に前記コレクタ層には達しない溝を形成し、溝の内壁にサイドウォールを形成することである。
【００４１】
本工程は本発明の第２の特徴となる工程であり、第１の実施例として図５（Ａ）に、異方性ＲＩＥにより溝８を形成する方法を示す。
【００４２】
ベース電極層４および酸化膜５の所望の位置にフォトエッチング技術により０．５μｍ幅の開口部を設け、ベース領域３を露出させる。ベース電極層４および酸化膜５をマスクにしてベース領域３を通常のエッチングガスを用いて異方性ＲＩＥし、溝８を形成する。異方性ＲＩＥは開口部と底部でその幅が等しくエッチングされ、溝８の深さは前述したようにベース幅Ｗbを決める深さとなる。
【００４３】
また、図５（Ｂ）に、本工程の第２の実施例としてこの溝８をγ型に形成する方法を示す。
【００４４】
第１の実施例と同様にベース電極層４および酸化膜５に開口部を設け、通常のシリコンエッチングのガスに変えてＨＢｒ、Ｎ２およびＨｅＯ２を用いて開口部から露出したベース領域３を異方性エッチングする。この方法によると、ＨＢｒおよびＨｅＯ２の特性によりエッチング溝の側壁に堆積物を形成しながらエッチングが進む。そのため溝８内壁が傾斜を有し、傾斜の接線と半導体基板表面でなす角度が溝８底部から半導体基板表面に向かうにつれて徐々に小さくなり、結果として開口部よりその底部が狭いγ形状の溝８が形成される。
【００４５】
次に図６に示すように、その溝８の内壁にサイドウォール９を形成する。全面にＬＰ−ＣＶＤ法によりＮＳＧ膜（Non-Doped silicate glass）を形成する。この膜厚は開口部の２分の１以下であれば良く、これにより溝８の内部にＮＳＧ膜が埋設される。その後全面を異方性エッチングしてＮＳＧ膜を除去し、溝８の内壁にサイドウォール９を形成する。サイドウォール９は堆積したＮＳＧ膜の膜厚と同じ厚みを有するので、例えばＮＳＧを１０００Å堆積すればサイドウォールの厚みは０．１μｍとなる。
【００４６】
つまり、本工程の第１の実施例の場合で開口部が０．５μｍであってもその底部では０．３μｍとなる。特に、第２の実施例であればγ形状の溝は先が細くなっているためサイドウォール９により溝８の底部は更に微小になり、例えば０．２μｍ程度まで縮小できる。
【００４７】
微細な底部の幅を得られれば後の工程で形成されるエミッタ領域の面積が低減でき、ベース−エミッタ間の容量ＣBEを低減できる。
【００４８】
本実施の形態の第４の工程は、図７に示す如く、前記溝の内部にエミッタ拡散用の不純物を含むポリシリコン層を形成することである。
【００４９】
ＣＶＤ法により全面にポリシリコン層１０を形成する。ポリシリコン層１０は、溝８内部を埋設し、溝８底部から露出したベース領域３表面にコンタクトする。全面にエミッタ拡散用のヒ素をドーズ量１×１０15cm-2程度でイオン注入した後、通常のフォトエッチング技術によりポリシリコン層１０をパターンニングし、溝８内部とその周囲にのみ残して残りを除去する。
【００５０】
このポリシリコン層１０は、後の工程でエミッタ電極を形成する際にその一部を構成する。
【００５１】
本実施の形態の第５の工程は図８に示すごとく、前記ポリシリコン層から不純物を拡散してエミッタ領域を形成することである。
【００５２】
全体に９００〜１０００℃、０．５〜２時間の熱処理を与えることにより、ポリシリコン層１０からヒ素を拡散してエミッタ領域１１を形成する。溝８の内壁がサイドウォール９で被覆されているので溝８の底部にのみ不純物を拡散することができる。
【００５３】
また、エミッタ領域１１直下のベース領域３がベースとして活性な領域となり、溝８深さによってベース幅Ｗbをコントロールできる。従来のように熱拡散で極めて浅い接合を得るには不純物濃度を低下する必要があり、ばらつきが大きくなってしまうが、ベース領域３をある程度の深さで形成した上で、溝８底部からの拡散によりエミッタ領域１１を形成することにより、浅い接合でありながら、ベース領域３もある程度の濃度で均一に形成できており、工程が簡略化し、ベース活性領域のばらつきを低減できる。
【００５４】
特に前述したように、γ形状の溝８の場合はより底部が狭くなっているため、より微小なエミッタ領域１１を得ることができ、ベース−エミッタ容量の低減に大きく寄与できるので高周波特性が改善される。
【００５５】
本実施の形態の第６の工程は、図９に示す如く前記絶縁膜にスルーホールを形成してベース電極層にコンタクトするベース電極を形成し、同時にポリシリコン層にコンタクトするエミッタ電極を形成することである。
【００５６】
酸化膜５をフォトエッチング技術により開口して、ＬＯＣＯＳ酸化膜２上のベース電極層４の一部を露出するスルーホールを形成する。全体に導電性の材料を堆積し、所望の形状にフォトエッチングすることによりベース電極層４にコンタクトするベース電極１２を形成する。
【００５７】
ベース電極１２がコンタクトするベース電極層４は、溝８の開口部に隣接して形成されているため、キャリアはエミッタ領域１１直下のベースとして活性な領域とベース電極層４との間を移動することになり、従来コンタクト孔のみでベース電極が接地していた場合と比較して距離が従来より大幅に縮小でき、接地面積も向上するのでベース取り出し抵抗ｒbの低減に大きく寄与できる。
【００５８】
また、コレクタ層１上には分離のためのＬＯＣＯＳ酸化膜２が形成されているのでこの部分でのベース−コレクタ容量も低減することができる。
【００５９】
一方、このフォトエッチングで同時にポリシリコン層１０上にエミッタ電極１３を形成し、裏面に金属を蒸着してコレクタ電極（図示せず）を形成する。
【００６０】
次に、図１０から図１６に本発明のＮＰＮ型トランジスタの製造方法について第２の実施の形態を詳細に説明する。
【００６１】
ＮＰＮ型トランジスタの製造方法の第２の実施の形態は、一導電型のコレクタ層１を準備する工程と、コレクタ層１の表面に、逆導電型不純物を含んだポリシリコンよりなるベース電極層４を形成し、ベース電極層４の表面に絶縁膜５を形成する工程と、ベース電極層４および絶縁膜５の一部を開口してコレクタ層１に溝８を形成し、全面に逆導電型不純物を導入する工程と、溝８の内壁にサイドウォール９を形成する工程と、溝８の内部にエミッタ拡散用の不純物を含むポリシリコン層１０を形成する工程と、ベース電極層４および溝８周囲の不純物を拡散してベース領域３を形成し、同時にポリシリコン層１０から不純物を拡散してエミッタ領域１１を形成する工程と、絶縁膜５にスルーホールを形成してベース電極層４にコンタクトするベース電極１２を形成し、同時にポリシリコン層１０にコンタクトするエミッタ電極１３を形成する工程とから構成される。
【００６２】
本実施の形態の第１の工程は、図１０に示す如く、一導電型のコレクタ層を準備することである。
【００６３】
コレクタ取出しとなるＮ+型高濃度層を有するコレクタ層１を準備する。コレクタ層１表面を清浄化した後、素子分離のために12000Å程度のＬＯＣＯＳ酸化膜２を予定のベース領域の外側に形成する。
【００６４】
本実施の形態の第２の工程は、図１１に示す如く、コレクタ層の表面に、逆導電型不純物を含んだポリシリコンよりなるベース電極層を形成し、ベース電極層の表面に絶縁膜を形成することである。
【００６５】
本工程は、第１の実施の形態と同様、本発明の第１の特徴となる工程であり、全面にＣＶＤ法により４×１０15cm-2程度のＰ型不純物が導入されたポリシリコン層を膜厚５０００Å程度堆積し、コレクタ層１およびＬＯＣＯＳ酸化膜２にコンタクトするベース電極層４を形成する。
【００６６】
更にこのベース電極層４の上には膜厚５０００Å程度の酸化膜５を形成する。この酸化膜５の代わりに、酸化膜と窒化膜の多層膜等の絶縁膜でもよい。
【００６７】
本実施の形態の第３の工程は、図１２に示す如く、ベース電極層および絶縁膜の一部を開口してコレクタ層に溝を形成し、全面に逆導電型不純物を導入することである。
【００６８】
本工程もやはり第１の実施の形態と同様に本発明の第２の特徴となる工程であり、図１２（Ａ）に異方性ＲＩＥにより溝８を形成する方法を示す。
【００６９】
ベース電極層４および酸化膜５の所望の位置にフォトエッチング技術により０．５μｍ幅の開口部を設け、コレクタ層１を露出させる。ベース電極層４および酸化膜５をマスクにしてコレクタ層１を通常のエッチングガスを用いて異方性ＲＩＥし、溝８を形成する。異方性ＲＩＥは開口部と底部でその幅が等しくエッチングされる。
【００７０】
また、第１の実施の形態と同様に溝８は、シリコンエッチングのガスにＨＢｒ、Ｎ２およびＨｅＯ２を用いて異方性エッチングし、図１２（Ｂ）に示すようにγ型に形成してもよい。
【００７１】
その後、全面に１×１０14cm-2程度のボロン等のＰ型不純物をイオン注入する。これにより、ベース電極層４と、溝８周囲のコレクタ層１にＰ型不純物が導入される。
【００７２】
本実施の形態の第４の工程は、図１３に示す如く、溝の内壁にサイドウォールを形成することである。
【００７３】
本工程は第１の実施の形態の第３工程図６の説明と同一であるので、記載を省略する。
【００７４】
本実施の形態の第５の工程は、図１４に示す如く、溝の内部にエミッタ拡散用の不純物を含むポリシリコン層を形成することである。
【００７５】
本工程も第１の実施の形態第４工程図７の説明と同一であるので、記載を省略する。
【００７６】
本実施の形態の第６の工程は、図１５に示す如く、ベース電極層とコレクタ層に形成した溝および溝周囲の不純物を拡散してベース領域を形成し、同時にポリシリコン層から不純物を拡散してエミッタ領域を形成することである。
【００７７】
本工程は、本実施の形態の第３の特徴となる工程であり、全体に９００〜１０００℃、０．５〜２時間の熱処理を与えることにより、ベース電極層４と溝８および溝８周囲に導入されたＰ型不純物をコレクタ層１に拡散してベース領域３を形成する。また、同時にポリシリコン層１０からヒ素を拡散してエミッタ領域１１を形成する。溝８の内壁がサイドウォールで被覆されているので溝８の底部にのみエミッタ不純物を拡散することができる。
【００７８】
これにより、ベースとして活性な領域となるエミッタ領域１１直下のベース領域３を、溝８底部からのイオン注入及び熱拡散で形成できるため、浅い接合でありながら、不純物濃度が均一となり、ベース活性領域のばらつきを抑制できる。
【００７９】
また、ベース領域３全体としても不純物濃度が均一となり、ばらつきを抑制できる。
【００８０】
本実施の形態の第７の工程は、図１６に示す如く、絶縁膜にスルーホールを形成してベース電極層にコンタクトするベース電極を形成し、同時にポリシリコン層にコンタクトするエミッタ電極を形成することである。
【００８１】
本工程は、第１の実施の形態第６工程図９の説明と同一であるので記載を省略する。
【００８２】
尚、本発明の実施の形態ではＮＰＮ型トランジスタを例に説明したが、導電性を逆にしたＰＮＰ型トランジスタでも実施が可能である。
【００８３】
【発明の効果】
本発明の構造に依れば、第１にベース取り出し抵抗ｒbが大幅に低減できる。全面に設けたベース電極層４および酸化膜５をマスクとして溝８を形成することにより、溝８とベース電極層４が隣接することになる。キャリアはエミッタ直下のベースとして活性な領域とベース電極層４の間を移動するため、従来コンタクト孔のみで接地していた場合と比較して距離も大幅に短縮できる上、接地面積も大きく向上する。つまり、ベース取り出し抵抗ｒbを低減できるので、高周波特性の向上に大変有効となる。
【００８４】
第２にフォトエッチング技術の限界より更に微小なエミッタ領域１１を形成できる。溝８内壁のサイドウォール９により開口部より溝８の底部では幅が狭くなり、底部からの不純物拡散によって形成されるエミッタ領域１１は微小なものとなる。
【００８５】
特に本発明の第２の実施例で示すように、エミッタ領域１１形成用の溝８自体をを開口部より底部の幅が狭いγ形状にすることにより、エミッタ領域１１の面積がより微小になる。エミッタ領域１１の面積はベース−エミッタ間容量ＣBEと係わり、この容量が低減できるので高周波特性が大きく向上する。
【００８６】
また、本発明の製造方法に依れば、第１にエミッタ領域１１形成のための溝８を開口するマスクをドープドポリシリコンと絶縁膜に変更するだけで、取り出しベース抵抗ｒbを大幅に低減することができる。
【００８７】
第２に溝８に設けたサイドウォール９によりフォトエッチング技術の限界より微小なエミッタ領域１１を形成できる。特に、エッチングガスを代えることにより、γ形状の溝８が形成でき、更に微小なエミッタ領域１１を形成できる利点を有する。
【００８８】
第３に、溝８の形成により、第１の実施の形態では溝８深さでベース幅Ｗbをコントロールでき、第２の実施の形態では溝８からの拡散によりベース領域３を形成することができるので、浅い接合でありながら、どちらの場合もベース領域３およびエミッタ領域１１直下のベース活性領域の不純物濃度が均一に形成でき、ばらつきを低減できる。
【００８９】
つまり、ベース活性領域のばらつきを抑え、ベース−エミッタ間容量を低減し、且つベース取り出し抵抗ｒbを低減できるので、高周波特性に優れた半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明する断面図である。
【図２】本発明の半導体装置を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の型半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】本発明の半導体装置の製造方法を説明する断面図である。
【図１０】本発明の半導体装置の製造方法を説明する断面図である。
【図１１】本発明の半導体装置の製造方法を説明する断面図である。
【図１２】本発明の半導体装置の製造方法を説明する断面図である。
【図１３】本発明の半導体装置の製造方法を説明する断面図である。
【図１４】本発明の半導体装置の製造方法を説明する断面図である。
【図１５】本発明の半導体装置の製造方法を説明する断面図である。
【図１６】本発明の半導体装置の製造方法を説明する断面図である。
【図１７】従来の技術を説明する断面図である。
【図１８】従来の技術を説明する断面図である。
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に係り、特に高周波特性を改善できるトランジスタ装置およびその製造方法に関する。
【０００２】
【従来の技術】
一般的なＮＰＮ型のプレーナー型トランジスタの構造を図１７に示す。すなわちＮ+型の半導体層を具備するＮ型のコレクタ層５１の表面にＰ型のベース領域５３を形成し、ベース領域５３表面にＮ+型のエミッタ領域５４を形成し、表面をシリコン酸化膜５５で被膜する。シリコン酸化膜５５に開口部を形成してコンタクトホールとし、ベース電極５６とエミッタ電極５７を形成したものである。高周波特性は主としてベース幅Ｗbに依存するので、エミッタ領域５４周辺にＰ+型外部ベース領域５８を設けたグラフトベース型の構造が採用されている。この形状では、狭いベース幅Ｗbが得られると同時にベース・コレクタ接合に広がる空乏層の曲率を緩和し、且つベース取り出し抵抗ｒbを減じることができる。
【０００３】
また、浅いベース幅Ｗbを得るためには浅いエミッタ接合が不可欠であり、このために不純物をドープしたポリシリコン層からの不純物拡散によってエミッタ領域５４を形成することが行われている（例えば特開平７−１４２４９７号）。
【０００４】
しかし、グラフトベース型では、ベース領域５３と外部ベース領域５８とを別工程で形成するために工程が複雑になり、浅いベース領域５３を熱拡散で形成するためその拡散深さがばらつきやすく、高周波特性のばらつきも大きくなるなどの問題がある。
【０００５】
それを解決するために、図１８に示すように、ベース領域６３に形成した溝６２内壁に、サイドウォール６８を設け、溝６２にエミッタ領域形成用の拡散源膜６０を形成し、溝６２の底部に露出するベース領域６３から不純物を拡散させてエミッタ領域６４を形成することも行われている（例えば特開２０００−２５２２９０号）。
【０００６】
【発明が解決しようとする課題】
図１８に示すトランジスタでは、溝６２の底部にエミッタ領域６４を形成するので溝６２深さによりベース幅Ｗbをコントロールできる。熱拡散で極めて浅い接合を得るには不純物濃度を低くする必要があり、ばらつきが発生してしまうのに対し、溝６２によりベース領域６３の不純物濃度をある程度高くできるので、ベース幅Ｗbのばらつきを減じることができる。又、外部ベース領域を形成する必要がないので工程も簡略化する。
【０００７】
しかし、ベース電極６９の接地がコンタクト孔のみであるので、キャリアが移動するベース電極６９とエミッタ領域６４直下のベースとして活性な領域との距離が長く、接地面積も少ないため、これ以上のベース取り出し抵抗ｒbの低減には限界があった。
【０００８】
また、エミッタ領域６４の面積は容量成分ＣBEと係わり、ｒbおよびＣBEは遮断周波数であるｆTに大きな影響を及ぼすので、それらの低減が望まれていた。
【０００９】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、一導電型のコレクタ層の表面に形成した逆導電型のベース領域と、前記ベース領域の表面に設けた溝と、前記溝の底部の前記ベース領域表面に形成した一導電型のエミッタ領域と、前記溝の内壁に設けたサイドウォールと、前記溝を除く前記ベース領域全面とコンタクトする電極とを具備することを特徴とし、ベース電極層を溝の側面からベース領域全面に設けるので、エミッタ領域直下のベースとして活性な領域とベース電極の距離を低減でき、かつベース電極の接地面積が増大する。つまり、ベース取り出し抵抗ｒbが大幅に低減できることになる。
【００１０】
その上、溝に設けたサイドウォールにより溝の底部が開口部より細くなるため、その底部に形成されるエミッタ領域の面積を低減し、容量成分ＣBEの低減を実現するものである。
【００１１】
また、一導電型のコレクタ層の表面に、逆導電型のベース領域を形成する工程と、前記ベース領域の表面にベース電極層を形成し、該ベース電極層の表面に絶縁膜を形成する工程と、前記ベース電極層および前記絶縁膜の一部を開口して前記ベース領域に前記コレクタ層には達しない溝を形成し、前記溝の内壁にサイドウォールを形成する工程と、前記溝の内部にエミッタ拡散用の不純物を含むポリシリコン層を形成する工程と、前記ポリシリコン層から不純物を拡散してエミッタ領域を形成する工程と、前記絶縁膜にスルーホールを形成してベース電極層にコンタクトするベース電極を形成し、同時に前記ポリシリコン層にコンタクトするエミッタ電極を形成する工程とを具備することを特徴とし、溝にサイドウォールを設けてエミッタ拡散を行うことにより、フォトエッチング技術の限界より更に微小化したエミッタ領域を形成できるのでより高周波特性に優れたトランジスタ装置を製造することができる。
【００１２】
更に、一導電型のコレクタ層を準備する工程と、前記コレクタ層の表面に、逆導電型不純物を含んだポリシリコンよりなるベース電極層を形成し、該ベース電極層の表面に絶縁膜を形成する工程と、前記ベース電極層および前記絶縁膜の一部を開口して前記コレクタ層に溝を形成し、全面に逆導電型不純物を導入する工程と、前記溝の内壁にサイドウォールを形成する工程と、前記溝の内部にエミッタ拡散用の不純物を含むポリシリコン層を形成する工程と、前記ベース電極層と前記コレクタ層に形成した溝および溝周囲の不純物を拡散してベース領域を形成し、同時に前記ポリシリコン層から不純物を拡散してエミッタ領域を形成する工程と、前記絶縁膜にスルーホールを形成してベース電極層にコンタクトするベース電極を形成し、同時に前記ポリシリコン層にコンタクトするエミッタ電極を形成する工程とを具備することを特徴とし、エミッタ直下のベースとして活性な領域は溝周囲に導入された不純物を拡散することにより形成するので、浅い接合であってもばらつきの少ないトランジスタ装置を製造できる。
【００１３】
【発明の実施の形態】
本発明の実施の形態を図１から図１６を用いて詳細に説明する。
【００１４】
図１は、本発明の第１の実施の形態であるＮＰＮ型トランジスタ装置を説明する断面図である。
【００１５】
トランジスタは、コレクタ層１と、ベース領域３と、ベース電極層４と、溝８と、サイドウォール９と、ポリシリコン層１０と、エミッタ領域１１と、ベース電極１２と、エミッタ電極１３とから構成される。
【００１６】
コレクタ層１は、裏面側にＮ+型の半導体層を有する半導体基板である。
【００１７】
ベース領域３は、コレクタ層１の表面に形成したＰ型の領域である。熱拡散によって所定の拡散深さに形成した拡散領域、又は気相成長法によりコレクタ層１の上に形成された不純物濃度が厚み方向に一定のプロファイルを有する半導体層からなり、厚みは１．０μｍ程度である。
【００１８】
ベース電極層４は、溝８を除くベース領域３全面とコンタクトし、コレクタ領域１上まで覆うポリシリコン層からなり、導電性を持たせるため、１×１０14cm-2程度の不純物を含む。また、ポリシリコン層に代えてシリサイド層又はポリシリコンとシリサイドの多層膜でもよい。ベース電極層４はコレクタ領域１の一部を覆い、12000Å程度のＬＯＣＯＳ酸化膜２を介して設けられるのでベース−コレクタ間の容量も低減できる。ベース電極層４の上には酸化膜５を設けるが、酸化膜５の代わりに、酸化膜と窒化膜の多層膜等の絶縁膜でもよい。
【００１９】
溝８は、ベース領域３の表面に形成し、ベース領域３より浅く、内壁にはサイドウォール９を有する。溝８の開口幅は０．５μｍ程度で且つベース領域３表面から深さ約０．７μｍに掘り下げられ、溝８の底部にはエミッタ領域１１が拡散されている。
【００２０】
サイドウォール９は、ノンドープシリコン酸化膜等の絶縁膜からなり、約０．１μｍの膜厚で溝８の内壁を被覆する。従って溝８を０．５μｍ×０．５μｍで開口すると、その溝８の底部ではサイドウォール９によって０．３μｍ×０．３μｍの大きさでベース領域３が露出する。
【００２１】
ポリシリコン層１０は、溝８の内壁を覆い、エミッタ領域１１の拡散源となる。また、この上部に形成されるエミッタ電極１３の一部を構成する。
【００２２】
エミッタ領域１１は、溝８の底部のベース領域３表面に形成されたＮ型不純物拡散領域で、０．１μｍ程度の深さを有する。
【００２３】
ベース電極１２は、ベース電極層４上の酸化膜５にスルーホールを設け、ベース電極層４とコンタクトさせる。ベース電極１２には、ベース電極層４と同様の導電性材料又は金属を使用する。
【００２４】
エミッタ電極１３は、ポリシリコン層１０とコンタクトし、ポリシリコン層１０の上部に設けられる。
【００２５】
図２は、本発明の第２の実施の形態であり、溝８をγ形状に形成したものである。溝８自体が底部が狭い形状となっており、これ以外は第１の実施の形態と同一構成要素である。
【００２６】
溝８形成のエッチングガスを変更して異方性エッチングすると、その内壁が傾斜を有し、傾斜の接線と半導体基板表面でなす角度が溝８底部から半導体基板表面に向かうにつれて徐々に小さくなり、結果として開口部より底部が狭いγ形状の溝８を得ることができる。この溝８に更にサイドウォールを形成すれば第１の実施の形態に示すエミッタ領域より更に微小なエミッタ領域１１を形成することができる。
【００２７】
本発明の特徴は、ベース電極層４と、溝８の内壁に設けられたサイドウォールに有る。
【００２８】
ベース電極層４は、溝８を除くベース領域３全面にコンタクトしており、酸化膜５に設けたスルーホールを介してベース電極１２をコンタクトさせることにより、ベース電極１２の接地面積を大幅に向上できる。また、従来は、ベース電極とエミッタ領域直下のベースとして活性な領域の間隔が長くベース取り出し抵抗ｒbの低減が困難であったが、本発明では溝８側面からベース領域３全面に広がるベース電極層４を設けることにより間隔を短縮できる。ベース電極の接地面積の向上と、ベース電極からエミッタ領域直下までの距離の低減により、ベース取り出し抵抗ｒbを大幅に低減できるので、高周波特性が大きく向上する。
【００２９】
また、エミッタ拡散のための溝８はフォトエッチングにより設けるが、開口幅０．５μｍ程度が現在の技術の限界である。しかし、サイドウォール９を設けることによりエミッタ拡散に使用する溝８の底部、つまりベース領域の開口幅を０．３μｍまで低減することができる。つまり、このベース領域から拡散されたエミッタ領域１１の面積を従来より低減でき、ひいては、ベース−エミッタ間容量ＣBEの低減に大きく寄与できる。
【００３０】
特に、本発明の第２の実施の形態として、図２に示すように溝８をγ形状に形成すれば、溝８底面のベース領域の露出幅は０．２μｍ程度まで縮小できるので、エミッタ領域１１の面積を更に低減することが可能となり、高周波特性の向上に大変有利な構造となる。
【００３１】
次に図３から図９に本発明のＮＰＮ型トランジスタの製造方法の第１の実施の形態を詳細に説明する。
【００３２】
ＮＰＮ型トランジスタの製造方法は、一導電型のコレクタ層１の表面に、逆導電型のベース領域３を形成する工程と、ベース領域３の表面にベース電極層４を形成し、ベース電極層４の表面に絶縁膜５を形成する工程と、ベース電極層４および絶縁膜５の一部を開口してベース領域３にコレクタ層１には達しない溝８を形成し、溝８の内壁にサイドウォール９を形成する工程と、溝８の内部にエミッタ拡散用の不純物を含むポリシリコン層１０を形成する工程と、ポリシリコン層１０から不純物を拡散してエミッタ領域１１を形成する工程と、絶縁膜５にスルーホールを形成してベース電極層４にコンタクトするベース電極１２を形成し、同時にポリシリコン層１０にコンタクトするエミッタ電極１３を形成する工程とから構成される。
【００３３】
本実施の形態の第１の工程は、図３に示す如く、一導電型のコレクタ層の表面に、逆導電型のベース領域を形成することである。
【００３４】
コレクタ取出しとなるＮ+型高濃度層を有するコレクタ層１を準備する。コレクタ層１表面を清浄化した後、素子分離のために12000Å程度のＬＯＣＯＳ酸化膜２を予定のベース領域の外側に形成する。予定のベース領域上にＰ型の不純物を導入後、熱拡散して不純物濃度が１×１０14cm-2程度のベース領域３を形成する。又、気相成長法によりＰ型のエピタキシャル層を形成してベース領域３としてもよい。
【００３５】
本実施の形態の第２の工程は、図４に示す如く、前記ベース領域の表面にベース電極層を形成し、該ベース電極層の表面に絶縁膜を形成することである。
【００３６】
本工程は、本発明の第１の特徴となる工程であり、まず、全面にＣＶＤ法により４×１０15cm-2程度の不純物が導入されたポリシリコン層を膜厚５０００Å程度堆積し、ベース領域３全面にコンタクトするベース電極層４を形成する。このポリシリコン層はシリサイド層でも良く、不純物を含むポリシリコン層の上にシリサイド層を形成して多層構造としても良い。
【００３７】
更にこのベース電極層４の上には膜厚５０００Å程度の酸化膜５を形成する。この酸化膜５の代わりに、酸化膜と窒化膜の多層膜等の絶縁膜でもよい。
【００３８】
本工程により、ベース領域３全体にコンタクトするベース電極層４が形成され、ベース電極の接地面積が増加するので、従来コンタクト孔のみで接地していた場合と比較して大幅にベース取り出し抵抗ｒbを低減することができる。
【００３９】
また、ベース領域３全面に設けられているので、後の工程で形成されるエミッタ直下のベースとして活性な領域からベース電極までの距離を短縮することができ、これもベース取り出し抵抗ｒbの低減に大きく寄与することになる。
【００４０】
本実施の形態の第３の工程は、図５および図６に示す如く、前記ベース電極層および前記絶縁膜の一部を開口して前記ベース領域に前記コレクタ層には達しない溝を形成し、溝の内壁にサイドウォールを形成することである。
【００４１】
本工程は本発明の第２の特徴となる工程であり、第１の実施例として図５（Ａ）に、異方性ＲＩＥにより溝８を形成する方法を示す。
【００４２】
ベース電極層４および酸化膜５の所望の位置にフォトエッチング技術により０．５μｍ幅の開口部を設け、ベース領域３を露出させる。ベース電極層４および酸化膜５をマスクにしてベース領域３を通常のエッチングガスを用いて異方性ＲＩＥし、溝８を形成する。異方性ＲＩＥは開口部と底部でその幅が等しくエッチングされ、溝８の深さは前述したようにベース幅Ｗbを決める深さとなる。
【００４３】
また、図５（Ｂ）に、本工程の第２の実施例としてこの溝８をγ型に形成する方法を示す。
【００４４】
第１の実施例と同様にベース電極層４および酸化膜５に開口部を設け、通常のシリコンエッチングのガスに変えてＨＢｒ、Ｎ２およびＨｅＯ２を用いて開口部から露出したベース領域３を異方性エッチングする。この方法によると、ＨＢｒおよびＨｅＯ２の特性によりエッチング溝の側壁に堆積物を形成しながらエッチングが進む。そのため溝８内壁が傾斜を有し、傾斜の接線と半導体基板表面でなす角度が溝８底部から半導体基板表面に向かうにつれて徐々に小さくなり、結果として開口部よりその底部が狭いγ形状の溝８が形成される。
【００４５】
次に図６に示すように、その溝８の内壁にサイドウォール９を形成する。全面にＬＰ−ＣＶＤ法によりＮＳＧ膜（Non-Doped silicate glass）を形成する。この膜厚は開口部の２分の１以下であれば良く、これにより溝８の内部にＮＳＧ膜が埋設される。その後全面を異方性エッチングしてＮＳＧ膜を除去し、溝８の内壁にサイドウォール９を形成する。サイドウォール９は堆積したＮＳＧ膜の膜厚と同じ厚みを有するので、例えばＮＳＧを１０００Å堆積すればサイドウォールの厚みは０．１μｍとなる。
【００４６】
つまり、本工程の第１の実施例の場合で開口部が０．５μｍであってもその底部では０．３μｍとなる。特に、第２の実施例であればγ形状の溝は先が細くなっているためサイドウォール９により溝８の底部は更に微小になり、例えば０．２μｍ程度まで縮小できる。
【００４７】
微細な底部の幅を得られれば後の工程で形成されるエミッタ領域の面積が低減でき、ベース−エミッタ間の容量ＣBEを低減できる。
【００４８】
本実施の形態の第４の工程は、図７に示す如く、前記溝の内部にエミッタ拡散用の不純物を含むポリシリコン層を形成することである。
【００４９】
ＣＶＤ法により全面にポリシリコン層１０を形成する。ポリシリコン層１０は、溝８内部を埋設し、溝８底部から露出したベース領域３表面にコンタクトする。全面にエミッタ拡散用のヒ素をドーズ量１×１０15cm-2程度でイオン注入した後、通常のフォトエッチング技術によりポリシリコン層１０をパターンニングし、溝８内部とその周囲にのみ残して残りを除去する。
【００５０】
このポリシリコン層１０は、後の工程でエミッタ電極を形成する際にその一部を構成する。
【００５１】
本実施の形態の第５の工程は図８に示すごとく、前記ポリシリコン層から不純物を拡散してエミッタ領域を形成することである。
【００５２】
全体に９００〜１０００℃、０．５〜２時間の熱処理を与えることにより、ポリシリコン層１０からヒ素を拡散してエミッタ領域１１を形成する。溝８の内壁がサイドウォール９で被覆されているので溝８の底部にのみ不純物を拡散することができる。
【００５３】
また、エミッタ領域１１直下のベース領域３がベースとして活性な領域となり、溝８深さによってベース幅Ｗbをコントロールできる。従来のように熱拡散で極めて浅い接合を得るには不純物濃度を低下する必要があり、ばらつきが大きくなってしまうが、ベース領域３をある程度の深さで形成した上で、溝８底部からの拡散によりエミッタ領域１１を形成することにより、浅い接合でありながら、ベース領域３もある程度の濃度で均一に形成できており、工程が簡略化し、ベース活性領域のばらつきを低減できる。
【００５４】
特に前述したように、γ形状の溝８の場合はより底部が狭くなっているため、より微小なエミッタ領域１１を得ることができ、ベース−エミッタ容量の低減に大きく寄与できるので高周波特性が改善される。
【００５５】
本実施の形態の第６の工程は、図９に示す如く前記絶縁膜にスルーホールを形成してベース電極層にコンタクトするベース電極を形成し、同時にポリシリコン層にコンタクトするエミッタ電極を形成することである。
【００５６】
酸化膜５をフォトエッチング技術により開口して、ＬＯＣＯＳ酸化膜２上のベース電極層４の一部を露出するスルーホールを形成する。全体に導電性の材料を堆積し、所望の形状にフォトエッチングすることによりベース電極層４にコンタクトするベース電極１２を形成する。
【００５７】
ベース電極１２がコンタクトするベース電極層４は、溝８の開口部に隣接して形成されているため、キャリアはエミッタ領域１１直下のベースとして活性な領域とベース電極層４との間を移動することになり、従来コンタクト孔のみでベース電極が接地していた場合と比較して距離が従来より大幅に縮小でき、接地面積も向上するのでベース取り出し抵抗ｒbの低減に大きく寄与できる。
【００５８】
また、コレクタ層１上には分離のためのＬＯＣＯＳ酸化膜２が形成されているのでこの部分でのベース−コレクタ容量も低減することができる。
【００５９】
一方、このフォトエッチングで同時にポリシリコン層１０上にエミッタ電極１３を形成し、裏面に金属を蒸着してコレクタ電極（図示せず）を形成する。
【００６０】
次に、図１０から図１６に本発明のＮＰＮ型トランジスタの製造方法について第２の実施の形態を詳細に説明する。
【００６１】
ＮＰＮ型トランジスタの製造方法の第２の実施の形態は、一導電型のコレクタ層１を準備する工程と、コレクタ層１の表面に、逆導電型不純物を含んだポリシリコンよりなるベース電極層４を形成し、ベース電極層４の表面に絶縁膜５を形成する工程と、ベース電極層４および絶縁膜５の一部を開口してコレクタ層１に溝８を形成し、全面に逆導電型不純物を導入する工程と、溝８の内壁にサイドウォール９を形成する工程と、溝８の内部にエミッタ拡散用の不純物を含むポリシリコン層１０を形成する工程と、ベース電極層４および溝８周囲の不純物を拡散してベース領域３を形成し、同時にポリシリコン層１０から不純物を拡散してエミッタ領域１１を形成する工程と、絶縁膜５にスルーホールを形成してベース電極層４にコンタクトするベース電極１２を形成し、同時にポリシリコン層１０にコンタクトするエミッタ電極１３を形成する工程とから構成される。
【００６２】
本実施の形態の第１の工程は、図１０に示す如く、一導電型のコレクタ層を準備することである。
【００６３】
コレクタ取出しとなるＮ+型高濃度層を有するコレクタ層１を準備する。コレクタ層１表面を清浄化した後、素子分離のために12000Å程度のＬＯＣＯＳ酸化膜２を予定のベース領域の外側に形成する。
【００６４】
本実施の形態の第２の工程は、図１１に示す如く、コレクタ層の表面に、逆導電型不純物を含んだポリシリコンよりなるベース電極層を形成し、ベース電極層の表面に絶縁膜を形成することである。
【００６５】
本工程は、第１の実施の形態と同様、本発明の第１の特徴となる工程であり、全面にＣＶＤ法により４×１０15cm-2程度のＰ型不純物が導入されたポリシリコン層を膜厚５０００Å程度堆積し、コレクタ層１およびＬＯＣＯＳ酸化膜２にコンタクトするベース電極層４を形成する。
【００６６】
更にこのベース電極層４の上には膜厚５０００Å程度の酸化膜５を形成する。この酸化膜５の代わりに、酸化膜と窒化膜の多層膜等の絶縁膜でもよい。
【００６７】
本実施の形態の第３の工程は、図１２に示す如く、ベース電極層および絶縁膜の一部を開口してコレクタ層に溝を形成し、全面に逆導電型不純物を導入することである。
【００６８】
本工程もやはり第１の実施の形態と同様に本発明の第２の特徴となる工程であり、図１２（Ａ）に異方性ＲＩＥにより溝８を形成する方法を示す。
【００６９】
ベース電極層４および酸化膜５の所望の位置にフォトエッチング技術により０．５μｍ幅の開口部を設け、コレクタ層１を露出させる。ベース電極層４および酸化膜５をマスクにしてコレクタ層１を通常のエッチングガスを用いて異方性ＲＩＥし、溝８を形成する。異方性ＲＩＥは開口部と底部でその幅が等しくエッチングされる。
【００７０】
また、第１の実施の形態と同様に溝８は、シリコンエッチングのガスにＨＢｒ、Ｎ２およびＨｅＯ２を用いて異方性エッチングし、図１２（Ｂ）に示すようにγ型に形成してもよい。
【００７１】
その後、全面に１×１０14cm-2程度のボロン等のＰ型不純物をイオン注入する。これにより、ベース電極層４と、溝８周囲のコレクタ層１にＰ型不純物が導入される。
【００７２】
本実施の形態の第４の工程は、図１３に示す如く、溝の内壁にサイドウォールを形成することである。
【００７３】
本工程は第１の実施の形態の第３工程図６の説明と同一であるので、記載を省略する。
【００７４】
本実施の形態の第５の工程は、図１４に示す如く、溝の内部にエミッタ拡散用の不純物を含むポリシリコン層を形成することである。
【００７５】
本工程も第１の実施の形態第４工程図７の説明と同一であるので、記載を省略する。
【００７６】
本実施の形態の第６の工程は、図１５に示す如く、ベース電極層とコレクタ層に形成した溝および溝周囲の不純物を拡散してベース領域を形成し、同時にポリシリコン層から不純物を拡散してエミッタ領域を形成することである。
【００７７】
本工程は、本実施の形態の第３の特徴となる工程であり、全体に９００〜１０００℃、０．５〜２時間の熱処理を与えることにより、ベース電極層４と溝８および溝８周囲に導入されたＰ型不純物をコレクタ層１に拡散してベース領域３を形成する。また、同時にポリシリコン層１０からヒ素を拡散してエミッタ領域１１を形成する。溝８の内壁がサイドウォールで被覆されているので溝８の底部にのみエミッタ不純物を拡散することができる。
【００７８】
これにより、ベースとして活性な領域となるエミッタ領域１１直下のベース領域３を、溝８底部からのイオン注入及び熱拡散で形成できるため、浅い接合でありながら、不純物濃度が均一となり、ベース活性領域のばらつきを抑制できる。
【００７９】
また、ベース領域３全体としても不純物濃度が均一となり、ばらつきを抑制できる。
【００８０】
本実施の形態の第７の工程は、図１６に示す如く、絶縁膜にスルーホールを形成してベース電極層にコンタクトするベース電極を形成し、同時にポリシリコン層にコンタクトするエミッタ電極を形成することである。
【００８１】
本工程は、第１の実施の形態第６工程図９の説明と同一であるので記載を省略する。
【００８２】
尚、本発明の実施の形態ではＮＰＮ型トランジスタを例に説明したが、導電性を逆にしたＰＮＰ型トランジスタでも実施が可能である。
【００８３】
【発明の効果】
本発明の構造に依れば、第１にベース取り出し抵抗ｒbが大幅に低減できる。全面に設けたベース電極層４および酸化膜５をマスクとして溝８を形成することにより、溝８とベース電極層４が隣接することになる。キャリアはエミッタ直下のベースとして活性な領域とベース電極層４の間を移動するため、従来コンタクト孔のみで接地していた場合と比較して距離も大幅に短縮できる上、接地面積も大きく向上する。つまり、ベース取り出し抵抗ｒbを低減できるので、高周波特性の向上に大変有効となる。
【００８４】
第２にフォトエッチング技術の限界より更に微小なエミッタ領域１１を形成できる。溝８内壁のサイドウォール９により開口部より溝８の底部では幅が狭くなり、底部からの不純物拡散によって形成されるエミッタ領域１１は微小なものとなる。
【００８５】
特に本発明の第２の実施例で示すように、エミッタ領域１１形成用の溝８自体をを開口部より底部の幅が狭いγ形状にすることにより、エミッタ領域１１の面積がより微小になる。エミッタ領域１１の面積はベース−エミッタ間容量ＣBEと係わり、この容量が低減できるので高周波特性が大きく向上する。
【００８６】
また、本発明の製造方法に依れば、第１にエミッタ領域１１形成のための溝８を開口するマスクをドープドポリシリコンと絶縁膜に変更するだけで、取り出しベース抵抗ｒbを大幅に低減することができる。
【００８７】
第２に溝８に設けたサイドウォール９によりフォトエッチング技術の限界より微小なエミッタ領域１１を形成できる。特に、エッチングガスを代えることにより、γ形状の溝８が形成でき、更に微小なエミッタ領域１１を形成できる利点を有する。
【００８８】
第３に、溝８の形成により、第１の実施の形態では溝８深さでベース幅Ｗbをコントロールでき、第２の実施の形態では溝８からの拡散によりベース領域３を形成することができるので、浅い接合でありながら、どちらの場合もベース領域３およびエミッタ領域１１直下のベース活性領域の不純物濃度が均一に形成でき、ばらつきを低減できる。
【００８９】
つまり、ベース活性領域のばらつきを抑え、ベース−エミッタ間容量を低減し、且つベース取り出し抵抗ｒbを低減できるので、高周波特性に優れた半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明する断面図である。
【図２】本発明の半導体装置を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の型半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】本発明の半導体装置の製造方法を説明する断面図である。
【図１０】本発明の半導体装置の製造方法を説明する断面図である。
【図１１】本発明の半導体装置の製造方法を説明する断面図である。
【図１２】本発明の半導体装置の製造方法を説明する断面図である。
【図１３】本発明の半導体装置の製造方法を説明する断面図である。
【図１４】本発明の半導体装置の製造方法を説明する断面図である。
【図１５】本発明の半導体装置の製造方法を説明する断面図である。
【図１６】本発明の半導体装置の製造方法を説明する断面図である。
【図１７】従来の技術を説明する断面図である。
【図１８】従来の技術を説明する断面図である。
Claims (10)
- 一導電型のコレクタ層となる半導体基板の表面に形成した逆導電型のベース領域と、
前記ベース領域の表面に設けられ、内壁が傾斜を有し、前記傾斜の接線と前記半導体基板表面でなす角度が底部から前記半導体基板表面に向かうにつれて徐々に小さくなる形状を有する溝と、
前記溝の底部の前記ベース領域表面に形成した一導電型のエミッタ領域と、
前記溝の内壁に設けたサイドウォールと、
前記溝に埋設され前記エミッタ領域にコンタクトするエミッタ電極と、
前記溝を除く前記ベース領域全面とコンタクトするベース電極層と、
前記ベース電極層を覆う絶縁膜と、
前記絶縁膜上に設けられ、前記ベース電極層とコンタクトするベース電極とを具備することを特徴とする半導体装置。 - 前記溝は前記ベース領域よりも浅く形成されることを特徴とする請求項１に記載の半導体装置。
- 前記ベース電極層はポリシリコンであることを特徴とする請求項１に記載の半導体装置。
- 前記ベース電極層はシリサイドであることを特徴とする請求項１に記載の半導体装置。
- 前記ベース電極層はシリサイドとポリシリコンの多層膜であることを特徴とする請求項１に記載の半導体装置。
- 前記絶縁膜は酸化膜あるいは酸化膜と窒化膜の多層膜であることを特徴とする請求項１に記載の半導体装置。
- 一導電型のコレクタ層となる半導体基板の表面に、逆導電型のベース領域を形成する工程と、
前記ベース領域の表面にベース電極層を形成し、該ベース電極層の表面に絶縁膜を形成する工程と、
前記ベース電極層および前記絶縁膜の一部を開口して前記ベース領域に前記コレクタ層には達しない深さで、内壁が傾斜を有し、前記傾斜の接線と前記半導体基板の表面でなす角度が底部から前記半導体基板の表面に向かうにつれて徐々に小さくなる形状を有する溝を形成し、前記溝の内壁にサイドウォールを形成する工程と、
前記溝の内部にエミッタ拡散用の不純物を含むポリシリコン層を形成する工程と、
前記ポリシリコン層から不純物を拡散してエミッタ領域を形成する工程と、
前記絶縁膜にスルーホールを形成してベース電極層にコンタクトするベース電極を形成し、同時に前記ポリシリコン層にコンタクトするエミッタ電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。 - 前記ベース電極層は、ポリシリコン又はシリサイド又は、ポリシリコンとシリサイドの多層膜で形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
- 一導電型のコレクタ層を準備する工程と、
前記コレクタ層の表面に、逆導電型不純物を含んだポリシリコンよりなるベース電極層を形成し、該ベース電極層の表面に絶縁膜を形成する工程と、
前記ベース電極層および前記絶縁膜の一部を開口して前記コレクタ層に溝を形成し、全面に逆導電型不純物を導入する工程と、
前記溝の内壁にサイドウォールを形成する工程と、
前記溝の内部にエミッタ拡散用の不純物を含むポリシリコン層を形成する工程と、
前記ベース電極層と前記コレクタ層に形成した溝および溝周囲の不純物を拡散してベース領域を形成し、同時に前記ポリシリコン層から不純物を拡散してエミッタ領域を形成する工程と、
前記絶縁膜にスルーホールを形成してベース電極層にコンタクトするベース電極を形成し、同時に前記ポリシリコン層にコンタクトするエミッタ電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。 - 一導電型のコレクタ層となる半導体基板を準備する工程と、
前記コレクタ層の表面に、逆導電型不純物を含んだポリシリコンよりなるベース電極層を形成し、該ベース電極層の表面に絶縁膜を形成する工程と、
前記ベース電極層および前記絶縁膜の一部を開口して前記コレクタ層に、内壁が傾斜を有し、前記傾斜の接線と前記半導体基板の表面でなす角度が底部から前記半導体基板の表面に向かうにつれて徐々に小さくなる形状を有する溝を形成し、全面に逆導電型不純物を導入する工程と、
前記溝の内壁にサイドウォールを形成する工程と、
前記溝の内部にエミッタ拡散用の不純物を含むポリシリコン層を形成する工程と、
前記ベース電極層と前記コレクタ層に形成した溝および溝周囲の不純物を拡散してベース領域を形成し、同時に前記ポリシリコン層から不純物を拡散してエミッタ領域を形成する工程と、
前記絶縁膜にスルーホールを形成してベース電極層にコンタクトするベース電極を形成し、同時に前記ポリシリコン層にコンタクトするエミッタ電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000397716A JP4056218B2 (ja) | 2000-12-27 | 2000-12-27 | 半導体装置およびその製造方法 |
| US10/016,142 US6818492B2 (en) | 2000-12-27 | 2001-12-17 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000397716A JP4056218B2 (ja) | 2000-12-27 | 2000-12-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002198513A JP2002198513A (ja) | 2002-07-12 |
| JP4056218B2 true JP4056218B2 (ja) | 2008-03-05 |
Family
ID=18862809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000397716A Expired - Fee Related JP4056218B2 (ja) | 2000-12-27 | 2000-12-27 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6818492B2 (ja) |
| JP (1) | JP4056218B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100879886B1 (ko) | 2007-08-24 | 2009-01-22 | 주식회사 동부하이텍 | 반도체소자 및 그 제조방법 |
| JP5347302B2 (ja) * | 2008-03-31 | 2013-11-20 | 株式会社デンソー | 半導体装置 |
| JP5754397B2 (ja) * | 2012-03-09 | 2015-07-29 | 三菱電機株式会社 | 縦型トレンチｉｇｂｔの製造方法 |
| DE102013207829A1 (de) * | 2012-12-27 | 2014-07-03 | Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik | Chip-Antenne, Elektronisches Bauelement und Herstellungsverfahren dafür |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3282172B2 (ja) * | 1994-07-29 | 2002-05-13 | ソニー株式会社 | ＢｉＭＯＳ半導体装置の製造方法 |
| US4492008A (en) | 1983-08-04 | 1985-01-08 | International Business Machines Corporation | Methods for making high performance lateral bipolar transistors |
| JPH0622238B2 (ja) | 1985-10-02 | 1994-03-23 | 沖電気工業株式会社 | バイポ−ラ型半導体集積回路装置の製造方法 |
| US4997775A (en) | 1990-02-26 | 1991-03-05 | Cook Robert K | Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor |
| DE69107779T2 (de) | 1990-10-31 | 1995-09-21 | Ibm | Transistor mit selbstjustierender epitaxialer Basis und dessen Herstellungsverfahren. |
| US5541124A (en) | 1993-02-28 | 1996-07-30 | Sony Corporation | Method for making bipolar transistor having double polysilicon structure |
| JP3172031B2 (ja) | 1994-03-15 | 2001-06-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2746225B2 (ja) | 1995-10-16 | 1998-05-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH1098120A (ja) * | 1996-09-19 | 1998-04-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3421588B2 (ja) | 1997-09-16 | 2003-06-30 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
| JP3389510B2 (ja) | 1998-09-08 | 2003-03-24 | 三洋電機株式会社 | 半導体装置の製造方法 |
| US6239477B1 (en) | 1998-10-07 | 2001-05-29 | Texas Instruments Incorporated | Self-aligned transistor contact for epitaxial layers |
| JP2000252290A (ja) | 1999-03-03 | 2000-09-14 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
-
2000
- 2000-12-27 JP JP2000397716A patent/JP4056218B2/ja not_active Expired - Fee Related
-
2001
- 2001-12-17 US US10/016,142 patent/US6818492B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020127814A1 (en) | 2002-09-12 |
| US6818492B2 (en) | 2004-11-16 |
| JP2002198513A (ja) | 2002-07-12 |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050822 |
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| RD01 | Notification of change of attorney |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071113 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071211 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131221 Year of fee payment: 6 |
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| R250 | Receipt of annual fees |
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