JPH0622238B2 - バイポ−ラ型半導体集積回路装置の製造方法 - Google Patents
バイポ−ラ型半導体集積回路装置の製造方法Info
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- JPH0622238B2 JPH0622238B2 JP60218069A JP21806985A JPH0622238B2 JP H0622238 B2 JPH0622238 B2 JP H0622238B2 JP 60218069 A JP60218069 A JP 60218069A JP 21806985 A JP21806985 A JP 21806985A JP H0622238 B2 JPH0622238 B2 JP H0622238B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、高集積高密度化に適し、しかも高速動作が可
能なバイポーラ型半導体集積回路装置の製造方法に関す
る。
能なバイポーラ型半導体集積回路装置の製造方法に関す
る。
（従来の技術） バイポーラ型半導体集積回路装置の動作速度を向上させ
るためには、構成素子としてのトランジスタのベース抵
抗を減少させると共に寄生容量、特に、ベース−コレク
タ間の接合容量を低減させることが有効である。そこ
で、 (1) ベース抵抗を減少させるには、エミッタの幅を細く
して活性ベース部の抵抗を減じると共に高濃度、即ち、
低抵抗の不活性ベースを可能な限りエミッタに近接させ
ることが必要である。
るためには、構成素子としてのトランジスタのベース抵
抗を減少させると共に寄生容量、特に、ベース−コレク
タ間の接合容量を低減させることが有効である。そこ
で、 (1) ベース抵抗を減少させるには、エミッタの幅を細く
して活性ベース部の抵抗を減じると共に高濃度、即ち、
低抵抗の不活性ベースを可能な限りエミッタに近接させ
ることが必要である。
(2) ベース−コレクタ間接合容量の低減には活性ベー
ス、不活性ベースの面積を可能な限り縮小し、コレクタ
となるエピタキシャル層との接合面積を減少させること
が要請される。
ス、不活性ベースの面積を可能な限り縮小し、コレクタ
となるエピタキシャル層との接合面積を減少させること
が要請される。
そのため、写真蝕刻の精度を超える微細加工を可能にす
る種々の自己整合技術を駆使した製造方法が提案されて
いる。
る種々の自己整合技術を駆使した製造方法が提案されて
いる。
従来のこの種の製造方法の一例として、 『Proceedings of the 12th Conference on Solid Stat
e Devices, Tokyo,1980;Japanese Journal on Applied
Physics,Volume 20 (1981) Supplement 20-1,pp155−15
9 』 に記載されるものがあった。
e Devices, Tokyo,1980;Japanese Journal on Applied
Physics,Volume 20 (1981) Supplement 20-1,pp155−15
9 』 に記載されるものがあった。
以下、その構成を図を用いて説明する。
第２図は係る従来技術によるバイポーラ半導体集積回路
装置の製造工程図である。
装置の製造工程図である。
まず、第２図 (a)に示されるように、Ｐ−型シリコン基
板１にＮ＋型埋込拡散層２、Ｎ−型エピタキシャル層
３、Ｐ＋型素子分離領域４、コレクタ電極取出用Ｎ＋型
拡散層５を形成した後、熱酸化(SiO2)膜６、ＣＶＤ窒化
（Si3N4)膜７、ＣＶＤ酸化(SiO2)膜８、ボロンドープ多
結晶シリコン９、ＣＶＤ窒化（Si3N4)膜10を順次形成
し、写真蝕刻により、ＣＶＤ窒化膜10の一部を除去す
る。
板１にＮ＋型埋込拡散層２、Ｎ−型エピタキシャル層
３、Ｐ＋型素子分離領域４、コレクタ電極取出用Ｎ＋型
拡散層５を形成した後、熱酸化(SiO2)膜６、ＣＶＤ窒化
（Si3N4)膜７、ＣＶＤ酸化(SiO2)膜８、ボロンドープ多
結晶シリコン９、ＣＶＤ窒化（Si3N4)膜10を順次形成
し、写真蝕刻により、ＣＶＤ窒化膜10の一部を除去す
る。
次いで、第２図 (b)に示されるように、ＣＶＤ窒化膜10
をマスクとして多結晶シリコン９の不要部分を熱酸化し
て酸化(SiO2)膜11に変換し、再び、写真蝕刻によりトラ
ンジスタのベース電極窓及び抵抗の電極窓部のみに窒化
膜10を残す。
をマスクとして多結晶シリコン９の不要部分を熱酸化し
て酸化(SiO2)膜11に変換し、再び、写真蝕刻によりトラ
ンジスタのベース電極窓及び抵抗の電極窓部のみに窒化
膜10を残す。
次に、第２図 (c)に示されるように、多結晶シリコン９
のエミッタ及びコレクタを形成する部分を写真蝕刻によ
って除去し、更にＣＶＤ酸化膜８のサイドエッチを行
う。
のエミッタ及びコレクタを形成する部分を写真蝕刻によ
って除去し、更にＣＶＤ酸化膜８のサイドエッチを行
う。
次に、第２図 (d)に示されるように、基板に対して垂直
方向からアルミニウム12を蒸着すると、ＣＶＤ酸化膜８
のサイドエッチで形成されたオーバーハング状の多結晶
シリコン９によってアルミニウム12は段切れする。
方向からアルミニウム12を蒸着すると、ＣＶＤ酸化膜８
のサイドエッチで形成されたオーバーハング状の多結晶
シリコン９によってアルミニウム12は段切れする。
次に、第２図 (e)に示されるように、前記アルミニウム
12をマスクとして窒化膜７を選択的に除去し、アルミニ
ウム12を除去後ボロンイオン注入で活性ベース13を形成
し、酸化膜６をエッチングした後、全面に再びボロンド
ープ多結晶シリコン９′を堆積する。
12をマスクとして窒化膜７を選択的に除去し、アルミニ
ウム12を除去後ボロンイオン注入で活性ベース13を形成
し、酸化膜６をエッチングした後、全面に再びボロンド
ープ多結晶シリコン９′を堆積する。
次に、第２図 (f)に示されるように、イオンミリングを
用いて、多結晶シリコン９′をエッチングし、前記オー
バーハングの下部のみに多結晶シリコン９′を残存させ
る。
用いて、多結晶シリコン９′をエッチングし、前記オー
バーハングの下部のみに多結晶シリコン９′を残存させ
る。
なお、第２図 (f)においては、残存した多結晶シリコン
９′と既存の多結晶シリコン９を合わせて多結晶シリコ
ン９″として示している。
９′と既存の多結晶シリコン９を合わせて多結晶シリコ
ン９″として示している。
次に、第２図 (g)に示されるように、多結晶シリコン
９″を熱酸化し、比較的厚い酸化膜14を形成する。この
場合、エミッタ、コレクタ、ベースの電極取出部は窒化
膜７及び10によって覆われているため酸化されることは
ない。また、この熱処理によって多結晶シリコン９″か
らボロンが拡散し、不活性ベース15を形成する。
９″を熱酸化し、比較的厚い酸化膜14を形成する。この
場合、エミッタ、コレクタ、ベースの電極取出部は窒化
膜７及び10によって覆われているため酸化されることは
ない。また、この熱処理によって多結晶シリコン９″か
らボロンが拡散し、不活性ベース15を形成する。
次に、第２図 (h)に示されるように、窒化膜７，10、薄
い酸化膜６をエッチング除去し、砒素ドープ多結晶シリ
コン16からの拡散でエミッタ17を形成し、最後に電極配
線18を形成する。
い酸化膜６をエッチング除去し、砒素ドープ多結晶シリ
コン16からの拡散でエミッタ17を形成し、最後に電極配
線18を形成する。
上記した製造方法によれば、エミッタ17と不活性ベース
15との間隔を酸化膜14の厚さ程度まで近接させることが
でき、また、不活性ベース領域の面積も狭いため、ベー
ス−コレクタ間接合容量の低減と共にベース抵抗を減少
させることができる。
15との間隔を酸化膜14の厚さ程度まで近接させることが
でき、また、不活性ベース領域の面積も狭いため、ベー
ス−コレクタ間接合容量の低減と共にベース抵抗を減少
させることができる。
（発明が解決しようとする問題点） しかしながら、上記製造方法によれば、製造工程が極め
て複雑であり、また、再現性にも問題があった。
て複雑であり、また、再現性にも問題があった。
更に、従来の製造方法によれば、写真蝕刻の解像度によ
って定まる開口度幅に対するエミッタ幅の縮小がそれほ
ど顕著でない〔第２図(c) 〜(h) 参照〕ため、ベース抵
抗の活性ベース成分の低減が困難であり、また、ベース
電極を引き出す多結晶シリコン層の低抵抗化にも限界が
あるため、ベース抵抗はそれほど低減できないといった
問題があった。更に、従来の製造方法によれば、写真蝕
刻によって形成されるパターンの外側に不活性ベースが
形成されるため、ベース面積は上記パターンより増大す
るという欠点があった。
って定まる開口度幅に対するエミッタ幅の縮小がそれほ
ど顕著でない〔第２図(c) 〜(h) 参照〕ため、ベース抵
抗の活性ベース成分の低減が困難であり、また、ベース
電極を引き出す多結晶シリコン層の低抵抗化にも限界が
あるため、ベース抵抗はそれほど低減できないといった
問題があった。更に、従来の製造方法によれば、写真蝕
刻によって形成されるパターンの外側に不活性ベースが
形成されるため、ベース面積は上記パターンより増大す
るという欠点があった。
本発明は、上記問題点を除去し、簡単な製造工程で再現
性が高く、しかもエミッタ幅は縮小可能であり、かつ、
ベース抵抗及びベース−コレクタ間の接合容量の低減を
図り得るバイポーラ型半導体集積回路の製造方法を提供
することを目的としている。
性が高く、しかもエミッタ幅は縮小可能であり、かつ、
ベース抵抗及びベース−コレクタ間の接合容量の低減を
図り得るバイポーラ型半導体集積回路の製造方法を提供
することを目的としている。
（問題点を解決するための手段） 本発明は、上記問題点を解決するために、バイポーラ型
半導体集積回路の製造方法において、基板表面に薄い熱
酸化膜と窒化膜とを積層した後、上部よりも下部の狭い
レジストパターンを形成し、基板面に垂直方向から高融
点金属層を被着し、該高融点金属層とレジストとをマス
クとして上記熱酸化膜と上記窒化膜の２層膜を選択的に
除去した後、シリコンを蒸着し、前記レジストによって
その一部をリフトオフすることにより、通常とは上下関
係が逆のポリサイド構造ベース引き出し電極層を形成す
るようにしたものである。
半導体集積回路の製造方法において、基板表面に薄い熱
酸化膜と窒化膜とを積層した後、上部よりも下部の狭い
レジストパターンを形成し、基板面に垂直方向から高融
点金属層を被着し、該高融点金属層とレジストとをマス
クとして上記熱酸化膜と上記窒化膜の２層膜を選択的に
除去した後、シリコンを蒸着し、前記レジストによって
その一部をリフトオフすることにより、通常とは上下関
係が逆のポリサイド構造ベース引き出し電極層を形成す
るようにしたものである。
（作用） 本発明によれば、上部より下部の幅が狭いレジスト層を
用いて、蒸着シリコン層と高融点金属層とをリフトオフ
で加工することによってベース電極引き出し用の逆構造
ポリサイド層を形成するので、製造工程が簡略化され、
再現性の良いバイポーラ型半導体集積回路装置の製造を
行うことができる。また、エミッタ幅は低減し、更に、
写真蝕刻によるパターン内に活性ベースのみならず不活
性ベースをも形成してベース−コレクタ接合容量を減じ
ることができる。
用いて、蒸着シリコン層と高融点金属層とをリフトオフ
で加工することによってベース電極引き出し用の逆構造
ポリサイド層を形成するので、製造工程が簡略化され、
再現性の良いバイポーラ型半導体集積回路装置の製造を
行うことができる。また、エミッタ幅は低減し、更に、
写真蝕刻によるパターン内に活性ベースのみならず不活
性ベースをも形成してベース−コレクタ接合容量を減じ
ることができる。
（実施例） 以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明に係るバイポーラ型半導体集積回路装置
の製造工程図である。
の製造工程図である。
なお、この実施例においては酸化膜分離法によって説明
するがＰＮ接合分離法など他の素子分離法にも略同様に
適用できるものである。
するがＰＮ接合分離法など他の素子分離法にも略同様に
適用できるものである。
まず、第１図 (a)に示されるように、Ｐ−型シリコン基
板101 にＮ＋型埋込拡散層102 、Ｎ−型エピタキシャル
層103 、素子分離シリコン酸化膜104 、コレクタ電極取
出用のＮ＋型拡散層105 を形成する。そして、表面を酸
化して、 100〜 500Åの薄い酸化膜106 を形成し、ＣＶ
Ｄ法によって 500〜2000Åのシリコン窒化膜 107を積層
した後、上部よりも下部の幅が狭いレジスト層（レジス
トパターン） 108を形成する。
板101 にＮ＋型埋込拡散層102 、Ｎ−型エピタキシャル
層103 、素子分離シリコン酸化膜104 、コレクタ電極取
出用のＮ＋型拡散層105 を形成する。そして、表面を酸
化して、 100〜 500Åの薄い酸化膜106 を形成し、ＣＶ
Ｄ法によって 500〜2000Åのシリコン窒化膜 107を積層
した後、上部よりも下部の幅が狭いレジスト層（レジス
トパターン） 108を形成する。
このような断面形状を持つレジスト層はＬＭＲ（Low Mo
lecular weight Resist）と呼ばれるレジストを使用す
ることによって容易に形成することができる。このＬＭ
Ｒは『河津隆治、外８名，電子通信学会技報，ＳＳＤ83
−178(1984)１〜８頁』に記載されており、遠紫外光用
ネガ型レジストで0.5 μｍのラインアンドスペースを解
像可能であり、オーバーハング量を現像時間を変化させ
ることによって自由に制御できる。
lecular weight Resist）と呼ばれるレジストを使用す
ることによって容易に形成することができる。このＬＭ
Ｒは『河津隆治、外８名，電子通信学会技報，ＳＳＤ83
−178(1984)１〜８頁』に記載されており、遠紫外光用
ネガ型レジストで0.5 μｍのラインアンドスペースを解
像可能であり、オーバーハング量を現像時間を変化させ
ることによって自由に制御できる。
そして、スパッタ蒸着法等を用いることにより、基板面
に垂直方向から高融点金属、例えば、モリブデン109 を
全面に被着させる。
に垂直方向から高融点金属、例えば、モリブデン109 を
全面に被着させる。
次に、第１図 (b)に示される様に、レジスト層108 と高
融点金属109 をマスクとして窒化膜107 及び酸化膜106
を選択除去する。
融点金属109 をマスクとして窒化膜107 及び酸化膜106
を選択除去する。
その後、第１図 (c)に示されるように、スパッタ蒸着な
どの方法によって、2000〜5000Å程度のシリコン層110
を全面に被着させる。この時、適当な条件を選択するこ
とによってシリコン層110 はレジスト層108 のオーバー
ハングの下に回り込む。なお、この時点では、一般にシ
リコン層110 はアモルファス状態になっている。更に、
ボロン（硼素Ｂ）を1015〜1016cm-2程度シリコン層110
にイオン注入する。
どの方法によって、2000〜5000Å程度のシリコン層110
を全面に被着させる。この時、適当な条件を選択するこ
とによってシリコン層110 はレジスト層108 のオーバー
ハングの下に回り込む。なお、この時点では、一般にシ
リコン層110 はアモルファス状態になっている。更に、
ボロン（硼素Ｂ）を1015〜1016cm-2程度シリコン層110
にイオン注入する。
次に、第１図 (d)に示されるように、レジスト層108 上
に堆積した高融点金属109 とシリコン層110 をリフトオ
フによって除去する。
に堆積した高融点金属109 とシリコン層110 をリフトオ
フによって除去する。
次いで、500 〜600 ℃の熱処理を行い、高融点金属109
をシリコン層110 と反応させてシリサイド化する。
をシリコン層110 と反応させてシリサイド化する。
次に、第１図 (e)に示されるように、不要部分のシリコ
ン層110 と高融点金属シリサイド109 ′を写真蝕刻によ
って選択的に除去し、熱酸化を施してシリコン層110 の
表面に1000〜3000Åの酸化膜 111を形成する。この熱処
理によってアモルファス状態のシリコン層110 は多結晶
化し、シリサイド層109 ′を合わせて通常とは上下関係
が逆のポリサイド構造を構成すると共にボロンが拡散し
て不活性ベース 112が形成される。更に、窒化膜 107と
酸化膜 106を通して1013〜1014cm-2のボロンをイオン注
入し、不活性雰囲気中でアニールを行って活性ベース層
113 を形成する。或いは、不要部分のシリコン層 110と
シリサイド層 109′の選択除去後、表面を薄く酸化した
後、ボロンをイオン注入して活性ベース 113を形成し、
再び、熱酸化を行って酸化膜を増大させることによって
も第１図(e) の構造を得ることができる。
ン層110 と高融点金属シリサイド109 ′を写真蝕刻によ
って選択的に除去し、熱酸化を施してシリコン層110 の
表面に1000〜3000Åの酸化膜 111を形成する。この熱処
理によってアモルファス状態のシリコン層110 は多結晶
化し、シリサイド層109 ′を合わせて通常とは上下関係
が逆のポリサイド構造を構成すると共にボロンが拡散し
て不活性ベース 112が形成される。更に、窒化膜 107と
酸化膜 106を通して1013〜1014cm-2のボロンをイオン注
入し、不活性雰囲気中でアニールを行って活性ベース層
113 を形成する。或いは、不要部分のシリコン層 110と
シリサイド層 109′の選択除去後、表面を薄く酸化した
後、ボロンをイオン注入して活性ベース 113を形成し、
再び、熱酸化を行って酸化膜を増大させることによって
も第１図(e) の構造を得ることができる。
この第１図 (e)の構造は本質的に前記した第２図 (g)の
構造と等価である。従って、その後は、第１図 (f)に示
されるように、従来の製造方法と略同様に窒化膜107 と
酸化膜106 とを除去し、砒素ドープ多結晶シリコン114
からの拡散によってエミッタ115 を形成した後、ベース
のコンタクトホールの開口、金属電極配線116 の形成を
行って、本発明に係るバイポーラ型半導体集積回路装置
が製造される。
構造と等価である。従って、その後は、第１図 (f)に示
されるように、従来の製造方法と略同様に窒化膜107 と
酸化膜106 とを除去し、砒素ドープ多結晶シリコン114
からの拡散によってエミッタ115 を形成した後、ベース
のコンタクトホールの開口、金属電極配線116 の形成を
行って、本発明に係るバイポーラ型半導体集積回路装置
が製造される。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果） 以上詳細に説明したように、本発明によれば、一主面に
第１導電型の島領域を有する半導体基体に、薄い酸化膜
と窒化膜より成る２層膜を形成し、該２層膜上の選択さ
れた領域に、上部より下部の幅が狭い断面形状を有する
レジスト層を形成する第１の工程と、前記一主面の略垂
直方向より、高融点金属を被着する第２の工程と、前記
レジスト層及び前記高融点金属をマスクとして、前記２
層膜を選択的に除去する第３の工程と、前記半導体基体
の一主面全面に半導体材料を被着する第４の工程と、前
記レジスト層を除去することにより、該レジスト層上の
半導体材料と前記高融点金属とより成る膜を同時に除去
する第５の工程とを有するようにしたので、 (1) 製造工程を著しく簡略化することができる。即ち、
従来の製造方法によれば、ＣＶＤ及び蒸着による６回の
膜形成工程を要したのに対し、本発明によれば、わずか
３工程でもって従来のものと本質的に等価なバイポーラ
型半導体集積回路装置を得ることができる。
第１導電型の島領域を有する半導体基体に、薄い酸化膜
と窒化膜より成る２層膜を形成し、該２層膜上の選択さ
れた領域に、上部より下部の幅が狭い断面形状を有する
レジスト層を形成する第１の工程と、前記一主面の略垂
直方向より、高融点金属を被着する第２の工程と、前記
レジスト層及び前記高融点金属をマスクとして、前記２
層膜を選択的に除去する第３の工程と、前記半導体基体
の一主面全面に半導体材料を被着する第４の工程と、前
記レジスト層を除去することにより、該レジスト層上の
半導体材料と前記高融点金属とより成る膜を同時に除去
する第５の工程とを有するようにしたので、 (1) 製造工程を著しく簡略化することができる。即ち、
従来の製造方法によれば、ＣＶＤ及び蒸着による６回の
膜形成工程を要したのに対し、本発明によれば、わずか
３工程でもって従来のものと本質的に等価なバイポーラ
型半導体集積回路装置を得ることができる。
(2) 幅の狭いエミッタを再現性良く形成することがで
き、活性ベースのベース抵抗を著しく減じることができ
る。即ち、従来の製造方法によれば、エミッタ幅が写真
蝕刻工程解像度に依存し、再現性にも問題があったのに
対し、本発明によれば、前記したＬＭＲと呼ばれるレジ
ストを用い、レジスト層上部のオーバーハング量を現像
時間によって自由に制御できることにより、幅の狭いエ
ミッタを再現性良く形成可能であり、しかも、ベース電
極引き出し層をポリサイド化したことにより、従来100
Ω／□程度が限界であったが、この層の層抵抗を数Ω／
□に減じることができる。従って、活性ベース部及び引
出電極部の抵抗をともに著しく減じ、極めてベース抵抗
の低いトランジスタを得ることができる。
き、活性ベースのベース抵抗を著しく減じることができ
る。即ち、従来の製造方法によれば、エミッタ幅が写真
蝕刻工程解像度に依存し、再現性にも問題があったのに
対し、本発明によれば、前記したＬＭＲと呼ばれるレジ
ストを用い、レジスト層上部のオーバーハング量を現像
時間によって自由に制御できることにより、幅の狭いエ
ミッタを再現性良く形成可能であり、しかも、ベース電
極引き出し層をポリサイド化したことにより、従来100
Ω／□程度が限界であったが、この層の層抵抗を数Ω／
□に減じることができる。従って、活性ベース部及び引
出電極部の抵抗をともに著しく減じ、極めてベース抵抗
の低いトランジスタを得ることができる。
(3) 更に、従来の方法では写真蝕刻で形成されたパター
ンの外部に不活性ベース領域が形成されていたが、本発
明によれば、活性ベース、不活性ベースを共にパターン
内に形成することが可能となり、ベース−コレクタ接合
容量を大幅に削減することができる。
ンの外部に不活性ベース領域が形成されていたが、本発
明によれば、活性ベース、不活性ベースを共にパターン
内に形成することが可能となり、ベース−コレクタ接合
容量を大幅に削減することができる。
このように、本発明は、トランジスタのベース抵抗と寄
生容量を共に減じ、従来よりも動作速度の向上したバイ
ポーラ型半導体集積回路装置を簡単な工程で形成するこ
とが可能となり、高速かつ高集積、高密度化されたバイ
ポーラ型ＶＬＳＩとして広汎な応用分野を有するもので
ある。
生容量を共に減じ、従来よりも動作速度の向上したバイ
ポーラ型半導体集積回路装置を簡単な工程で形成するこ
とが可能となり、高速かつ高集積、高密度化されたバイ
ポーラ型ＶＬＳＩとして広汎な応用分野を有するもので
ある。
第１図は本発明に係るバイポーラ型半導体集積回路装置
の製造工程図、第２図は従来のバイポーラ型半導体集積
回路装置の製造工程図である。 101 ……Ｐ−型シリコン基板、102 ……Ｎ＋型埋込拡散
層、103 ……Ｎ−型エピタキシャル層、104 ……素子分
離シリコン酸化膜、105 ……Ｎ＋型拡散層、106 ……薄
い酸化膜、107 ……シリコン、108 ……レジスト層、10
9 ……高融点金属、110 ……シリコン層、111 ……酸化
膜、112 ……活性ベース、113 ……不活性ベース、114
……砒素ドープ多結晶シリコン、115 ……エミッタ、11
6 ……金属電極配線。
の製造工程図、第２図は従来のバイポーラ型半導体集積
回路装置の製造工程図である。 101 ……Ｐ−型シリコン基板、102 ……Ｎ＋型埋込拡散
層、103 ……Ｎ−型エピタキシャル層、104 ……素子分
離シリコン酸化膜、105 ……Ｎ＋型拡散層、106 ……薄
い酸化膜、107 ……シリコン、108 ……レジスト層、10
9 ……高融点金属、110 ……シリコン層、111 ……酸化
膜、112 ……活性ベース、113 ……不活性ベース、114
……砒素ドープ多結晶シリコン、115 ……エミッタ、11
6 ……金属電極配線。
Claims (7)
- 【請求項１】一主面に第１導電型の島領域を有する半導
体基体に薄い酸化膜と窒化膜より成る２層膜を形成し、
該２層膜上の選択された領域に上部より下部の幅が狭い
断面形状を有するレジスト層を形成する第１の工程と、
前記一主面の略垂直方向より高融点金属を被着する第２
の工程と、前記レジスト層及び前記高融点金属をマスク
として前記２層膜を選択的に除去する第３の工程と、前
記半導体基体の一主面全面に半導体材料を被着する第４
の工程と、前記レジスト層を除去することにより該レジ
スト層上の前記半導体材料と前記高融点金属とより成る
膜を同時に除去する第５の工程とを有することを特徴と
するバイポーラ型半導体集積回路装置の製造方法。 - 【請求項２】前記第４の工程における前記半導体材料に
第２導電型不純物を導入する工程を有することを特徴と
する特許請求の範囲第１項記載のバイポーラ型半導体集
積回路装置の製造方法。 - 【請求項３】前記第５の工程における前記半導体材料の
表面を熱酸化すると共に該半導体材料からの拡散により
前記島領域の一部に第２導電型の第１領域を形成する工
程と、前記２層膜直下の前記島領域表面の一部に第２導
電型不純物を導入し、前記第１領域に延在する第２導電
型の第２領域を形成する工程とを有することを特徴とす
る特許請求の範囲第１項又は第２項記載のバイポーラ型
半導体集積回路装置の製造方法。 - 【請求項４】前記第５の工程における、前記２層膜直下
の前記島領域の表面の一部に第２導電型不純物を導入
し、第２導電型の第２領域を形成する工程と、前記半導
体材料表面を熱酸化すると共に該半導体材料からの拡散
により前記島領域の一部に前記第２領域に延在する第２
導電型の第１領域を形成する工程を有することを特徴と
する特許請求の範囲第１項又は第２項記載のバイポーラ
型半導体集積回路装置の製造方法。 - 【請求項５】前記第２領域上の前記２層膜を除去する工
程と、前記第２領域上を含む選択された表面に第１導電
型不純物を含む半導体材料層を形成し、該半導体材料層
からの拡散により前記第２領域内に第１導電型の第３領
域を形成する工程とを有することを特徴とする特許請求
の範囲第３項又は第４項記載のバイポーラ型半導体集積
回路装置の製造方法。 - 【請求項６】前記半導体基体はシリコン基体、前記半導
体材料はシリコン、第１導電型はＮ型、第２導電型はＰ
型であることを特徴とする特許請求の範囲第２項乃至第
５項のうちいずれか１項記載のバイポーラ型半導体集積
回路装置の製造方法。 - 【請求項７】前記第１導電型不純物は砒素、第２導電型
不純物は硼素であることを特徴とする特許請求の範囲第
６項記載のバイポーラ型半導体集積回路装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60218069A JPH0622238B2 (ja) | 1985-10-02 | 1985-10-02 | バイポ−ラ型半導体集積回路装置の製造方法 |
| US06/913,303 US4731341A (en) | 1985-10-02 | 1986-09-30 | Method of fabricating bipolar semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60218069A JPH0622238B2 (ja) | 1985-10-02 | 1985-10-02 | バイポ−ラ型半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6279666A JPS6279666A (ja) | 1987-04-13 |
| JPH0622238B2 true JPH0622238B2 (ja) | 1994-03-23 |
Family
ID=16714160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60218069A Expired - Lifetime JPH0622238B2 (ja) | 1985-10-02 | 1985-10-02 | バイポ−ラ型半導体集積回路装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4731341A (ja) |
| JP (1) | JPH0622238B2 (ja) |
Families Citing this family (23)
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|---|---|---|---|---|
| JPS63107167A (ja) * | 1986-10-24 | 1988-05-12 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| DE3683054D1 (de) * | 1986-12-12 | 1992-01-30 | Itt Ind Gmbh Deutsche | Verfahren zum herstellen einer monolithisch integrierten schaltung mit mindestens einem bipolaren planartransistor. |
| JPS63253664A (ja) * | 1987-04-10 | 1988-10-20 | Sony Corp | バイポ−ラトランジスタ |
| JPS63261746A (ja) * | 1987-04-20 | 1988-10-28 | Oki Electric Ind Co Ltd | バイポ−ラ型半導体集積回路装置の製造方法 |
| US4872050A (en) * | 1988-03-15 | 1989-10-03 | Mitsubishi Denki Kabushiki Kaisha | Interconnection structure in semiconductor device and manufacturing method of the same |
| US5128271A (en) * | 1989-01-18 | 1992-07-07 | International Business Machines Corporation | High performance vertical bipolar transistor structure via self-aligning processing techniques |
| US5227649A (en) * | 1989-02-27 | 1993-07-13 | Texas Instruments Incorporated | Circuit layout and method for VLSI circuits having local interconnects |
| EP0428738B1 (en) * | 1989-05-10 | 1995-08-30 | Oki Electric Industry Company, Limited | Method of making complementary semiconductor integrated circuit devices |
| JP2746289B2 (ja) * | 1989-09-09 | 1998-05-06 | 忠弘 大見 | 素子の作製方法並びに半導体素子およびその作製方法 |
| US5132765A (en) * | 1989-09-11 | 1992-07-21 | Blouse Jeffrey L | Narrow base transistor and method of fabricating same |
| US5008207A (en) * | 1989-09-11 | 1991-04-16 | International Business Machines Corporation | Method of fabricating a narrow base transistor |
| JPH03198371A (ja) * | 1989-12-27 | 1991-08-29 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5037768A (en) * | 1990-02-12 | 1991-08-06 | Motorola, Inc. | Method of fabricating a double polysilicon bipolar transistor which is compatible with a method of fabricating CMOS transistors |
| JPH04229648A (ja) * | 1990-07-30 | 1992-08-19 | Nippon Motoroola Kk | 所定のエミッタ領域を有するトランジスタおよびその製作方法 |
| US5137840A (en) * | 1990-10-24 | 1992-08-11 | International Business Machines Corporation | Vertical bipolar transistor with recessed epitaxially grown intrinsic base region |
| JP3152959B2 (ja) * | 1991-07-12 | 2001-04-03 | 富士通株式会社 | 半導体装置及びその製造方法 |
| DE59209978D1 (de) * | 1991-09-23 | 2003-03-27 | Infineon Technologies Ag | Verfahren zur Herstellung eines MOS-Transistors |
| US5234846A (en) * | 1992-04-30 | 1993-08-10 | International Business Machines Corporation | Method of making bipolar transistor with reduced topography |
| JP3022689B2 (ja) * | 1992-08-31 | 2000-03-21 | 日本電気株式会社 | バイポーラトランジスタの製造方法 |
| US5523244A (en) * | 1994-12-19 | 1996-06-04 | Hughes Aircraft Company | Transistor fabrication method using dielectric protection layers to eliminate emitter defects |
| JP2000252290A (ja) * | 1999-03-03 | 2000-09-14 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP4056218B2 (ja) * | 2000-12-27 | 2008-03-05 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
| US20030127707A1 (en) * | 2002-01-09 | 2003-07-10 | Rohm Co., Ltd. | Bipolar transistor and method of manufacturing the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52147063A (en) * | 1976-06-02 | 1977-12-07 | Toshiba Corp | Semiconductor electrode forming method |
| FR2508704B1 (fr) * | 1981-06-26 | 1985-06-07 | Thomson Csf | Procede de fabrication de transistors bipolaires integres de tres petites dimensions |
| JPS5866359A (ja) * | 1981-09-28 | 1983-04-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4417385A (en) * | 1982-08-09 | 1983-11-29 | General Electric Company | Processes for manufacturing insulated-gate semiconductor devices with integral shorts |
| US4545114A (en) * | 1982-09-30 | 1985-10-08 | Fujitsu Limited | Method of producing semiconductor device |
| JPS5979228A (ja) * | 1982-10-29 | 1984-05-08 | Canon Inc | 自動焦点調節カメラ |
| US4640721A (en) * | 1984-06-06 | 1987-02-03 | Hitachi, Ltd. | Method of forming bipolar transistors with graft base regions |
-
1985
- 1985-10-02 JP JP60218069A patent/JPH0622238B2/ja not_active Expired - Lifetime
-
1986
- 1986-09-30 US US06/913,303 patent/US4731341A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6279666A (ja) | 1987-04-13 |
| US4731341A (en) | 1988-03-15 |
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