JP3022689B2 - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【０００１】
【産業上の利用分野】本発明は、主としてエミッタ電極
及びベース引出し電極が絶縁膜によって自己整合的に分
離されて成るバイポーラトランジスタの製造方法に関す
る。
及びベース引出し電極が絶縁膜によって自己整合的に分
離されて成るバイポーラトランジスタの製造方法に関す
る。
【０００２】
【従来の技術】従来、この種のバイポーラトランジスタ
においては、高速動作並びに高駆動能力の基本性能を充
分に引き出すために各電極（エミッタ、ベース、コレク
タ）及び各拡散層における寄生抵抗と各電極（エミッ
タ、ベース、コレクタ）間及び各拡散層接合部の寄生容
量をできるだけ小さくする必要がある。
においては、高速動作並びに高駆動能力の基本性能を充
分に引き出すために各電極（エミッタ、ベース、コレク
タ）及び各拡散層における寄生抵抗と各電極（エミッ
タ、ベース、コレクタ）間及び各拡散層接合部の寄生容
量をできるだけ小さくする必要がある。
【０００３】図８は、こうした既存のバイポーラトラン
ジスタの基本構成を示した側面断面図である。このバイ
ポーラトランジスタでは、エミッタ引出し電極１１及び
ベース引出し電極として第３の導電膜１６を用いたダブ
ルポリシリコン構造となっており、エミッタ引出し電極
１１及びベース領域の基板と小さな領域で接続された第
３の導電膜１６（ベース引出し電極）が第１の絶縁膜８
及び第２の絶縁膜９によって自己整合的に分離されてい
るため、エミッタ・ベース間を非常に小さくすることが
できると共に、ベース拡散層面積を小さくできる。これ
によって、寄生抵抗及び寄生容量が小さくなる点で非常
に優れている。尚、細部の構成は以下の製造過程におい
て説明する。
ジスタの基本構成を示した側面断面図である。このバイ
ポーラトランジスタでは、エミッタ引出し電極１１及び
ベース引出し電極として第３の導電膜１６を用いたダブ
ルポリシリコン構造となっており、エミッタ引出し電極
１１及びベース領域の基板と小さな領域で接続された第
３の導電膜１６（ベース引出し電極）が第１の絶縁膜８
及び第２の絶縁膜９によって自己整合的に分離されてい
るため、エミッタ・ベース間を非常に小さくすることが
できると共に、ベース拡散層面積を小さくできる。これ
によって、寄生抵抗及び寄生容量が小さくなる点で非常
に優れている。尚、細部の構成は以下の製造過程におい
て説明する。
【０００４】図９は、このバイポーラトランジスタの製
造方法における要部過程を説明するために示した側面断
面図である。このダブルポリシリコン構造のバイポーラ
トランジスタを製造する場合、Ｐ型半導体基板１上にＮ
+ 型埋込層２、Ｎ型エピタキシャル層３、素子分離絶縁
膜４をこの順で積層形成し、合わせてＮ+ 型埋込層２の
所定箇所に繋がるようにＮ+ 型コレクタ拡散領域７を形
成する。この後、周知のＣＶＤ技術を用いて第３の導電
膜１６及び第１の絶縁膜８を形成した後、フォトエッチ
ング法を用いてパターニングしてベース引出し電極を形
成する。又、ベース引出し電極から不純物を導入して外
部ベース領域１４並びに真性ベース領域１３を形成した
後、周知のＣＶＤ技術を用いて第２の絶縁膜９を形成す
ると共に、周知の異方性エッチング技術を用いてサイド
ウオールを形成し、更にエミッタ引出し電極１１を形成
する。最後に、周知のＣＶＤ技術を用いて第３の絶縁膜
１０を形成すると共に、周知の異方性エッチング技術を
用いてコンタクト孔を形成した後、引出し電極１２を形
成する。
造方法における要部過程を説明するために示した側面断
面図である。このダブルポリシリコン構造のバイポーラ
トランジスタを製造する場合、Ｐ型半導体基板１上にＮ
+ 型埋込層２、Ｎ型エピタキシャル層３、素子分離絶縁
膜４をこの順で積層形成し、合わせてＮ+ 型埋込層２の
所定箇所に繋がるようにＮ+ 型コレクタ拡散領域７を形
成する。この後、周知のＣＶＤ技術を用いて第３の導電
膜１６及び第１の絶縁膜８を形成した後、フォトエッチ
ング法を用いてパターニングしてベース引出し電極を形
成する。又、ベース引出し電極から不純物を導入して外
部ベース領域１４並びに真性ベース領域１３を形成した
後、周知のＣＶＤ技術を用いて第２の絶縁膜９を形成す
ると共に、周知の異方性エッチング技術を用いてサイド
ウオールを形成し、更にエミッタ引出し電極１１を形成
する。最後に、周知のＣＶＤ技術を用いて第３の絶縁膜
１０を形成すると共に、周知の異方性エッチング技術を
用いてコンタクト孔を形成した後、引出し電極１２を形
成する。
【０００５】
【発明が解決しようとする課題】上述したダブルポリシ
リコン構造のバイポーラトランジスタの場合、その製造
過程でベース引出し電極を形成する際、再度図８及び図
９を参照すれば、第３の導電膜１６とＮ型エピタキシャ
ル層３との界面で精度良くエッチングを止めることが極
めて困難であるため、エミッタ拡散層領域１５形成予定
領域のＮ型エピタキシャル層３の表面を削ってしまう
と、基板表面にエッチングダメージを与えて結晶欠陥を
基板表面に導入してしまうことになり、結果として拡散
層リーク等を生じてトランジスタの歩留まりを低下させ
てしまうといった問題がある。
リコン構造のバイポーラトランジスタの場合、その製造
過程でベース引出し電極を形成する際、再度図８及び図
９を参照すれば、第３の導電膜１６とＮ型エピタキシャ
ル層３との界面で精度良くエッチングを止めることが極
めて困難であるため、エミッタ拡散層領域１５形成予定
領域のＮ型エピタキシャル層３の表面を削ってしまう
と、基板表面にエッチングダメージを与えて結晶欠陥を
基板表面に導入してしまうことになり、結果として拡散
層リーク等を生じてトランジスタの歩留まりを低下させ
てしまうといった問題がある。
【０００６】これはバイポーラトランジスタの微細化を
計る上で寸法精度を向上させるためのベース引出し電極
形成の際、垂直な形状を得るために、異方性のドライエ
ッチングを行うためである。又、異方性ドライエッチを
用いると、素子分離絶縁膜と拡散層との境界に生じるバ
ーズビークと呼ばれる段差部分に導電膜のエッチング残
りが生じ、これが電極間のショートを起こす原因となっ
ている。そこで、このエッチング残りを除去するため
に、更にオーバーエッチングする必要があるが、この場
合には一層基板の削られる量が増してしまうという問題
がある。因みに、本発明者が実験した結果、このように
して基板が削られる量は１０００〜１５００オングスト
ローム程度であることが判った。
計る上で寸法精度を向上させるためのベース引出し電極
形成の際、垂直な形状を得るために、異方性のドライエ
ッチングを行うためである。又、異方性ドライエッチを
用いると、素子分離絶縁膜と拡散層との境界に生じるバ
ーズビークと呼ばれる段差部分に導電膜のエッチング残
りが生じ、これが電極間のショートを起こす原因となっ
ている。そこで、このエッチング残りを除去するため
に、更にオーバーエッチングする必要があるが、この場
合には一層基板の削られる量が増してしまうという問題
がある。因みに、本発明者が実験した結果、このように
して基板が削られる量は１０００〜１５００オングスト
ローム程度であることが判った。
【０００７】このように基板の削られる量が増すと、エ
ッチングダメージの他に外部ベース領域１４と真性ベー
ス領域１３層との繋ぎが図１０に示されるように僅かな
ものとなり、こうした場合にはベース抵抗増加を招いて
電気特性（トランジスタ特性）を劣化させてしまう。
ッチングダメージの他に外部ベース領域１４と真性ベー
ス領域１３層との繋ぎが図１０に示されるように僅かな
ものとなり、こうした場合にはベース抵抗増加を招いて
電気特性（トランジスタ特性）を劣化させてしまう。
【０００８】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、ベース引出し電極
の形成に際してエミッタ拡散層領域形成予定領域のシリ
コン基板の表面が過剰に削られてダメージを受けるのを
防止できるバイポーラトランジスタの製造方法を提供す
ることにある。
なされたもので、その技術的課題は、ベース引出し電極
の形成に際してエミッタ拡散層領域形成予定領域のシリ
コン基板の表面が過剰に削られてダメージを受けるのを
防止できるバイポーラトランジスタの製造方法を提供す
ることにある。
【０００９】
【課題を解決するための手段】本発明によれば、エミッ
タ電極及びベース引出し電極が絶縁膜によって自己整合
的に分離されて成るバイポーラトランジスタの製造方法
において、シリコン基板に素子分離絶縁膜で囲まれて該
シリコン基板が露出した素子形成領域を形成する素子形
成領域形成工程と、素子形成領域の表面に周縁部がシリ
コン基板の露出領域で囲まれた第１の多結晶シリコン膜
を形成する第１のシリコン膜形成工程と、第１の多結晶
シリコン膜を覆ってシリコン基板の全面に第２の多結晶
シリコン膜を形成する第２のシリコン膜形成工程と、第
１の多結晶シリコン膜及び第２の多結晶シリコン膜を選
択的にエッチングして該第１の多結晶シリコン膜及び該
第２の多結晶シリコン膜の積層された部分にシリコン基
板が露出した開口部を有し、且つ該第２の多結晶シリコ
ン膜を素子分離絶縁膜上に延在して形成することにより
ベース引出し電極を形成するベース引出し電極形成工程
と、ベース引出し電極からシリコン基板に不純物を導入
して外部ベース領域を形成する外部ベース領域形成工程
と、開口部を通してシリコン基板に不純物を導入して真
性ベース領域を形成する真性ベース領域形成工程とを含
むバイポーラトランジスタの製造方法が得られる。
タ電極及びベース引出し電極が絶縁膜によって自己整合
的に分離されて成るバイポーラトランジスタの製造方法
において、シリコン基板に素子分離絶縁膜で囲まれて該
シリコン基板が露出した素子形成領域を形成する素子形
成領域形成工程と、素子形成領域の表面に周縁部がシリ
コン基板の露出領域で囲まれた第１の多結晶シリコン膜
を形成する第１のシリコン膜形成工程と、第１の多結晶
シリコン膜を覆ってシリコン基板の全面に第２の多結晶
シリコン膜を形成する第２のシリコン膜形成工程と、第
１の多結晶シリコン膜及び第２の多結晶シリコン膜を選
択的にエッチングして該第１の多結晶シリコン膜及び該
第２の多結晶シリコン膜の積層された部分にシリコン基
板が露出した開口部を有し、且つ該第２の多結晶シリコ
ン膜を素子分離絶縁膜上に延在して形成することにより
ベース引出し電極を形成するベース引出し電極形成工程
と、ベース引出し電極からシリコン基板に不純物を導入
して外部ベース領域を形成する外部ベース領域形成工程
と、開口部を通してシリコン基板に不純物を導入して真
性ベース領域を形成する真性ベース領域形成工程とを含
むバイポーラトランジスタの製造方法が得られる。
【００１０】一方、本発明によれば、エミッタ電極及び
ベース引出し電極が絶縁膜によって自己整合的に分離さ
れて成るバイポーラトランジスタの製造方法において、
シリコン基板に素子分離絶縁膜で囲まれて該シリコン基
板が露出した素子形成領域を形成する素子形成領域形成
工程と、素子形成領域の全面を覆って該素子形成領域上
に延在する第１の多結晶シリコン膜を形成する第１のシ
リコン膜形成工程と、第１の多結晶シリコン膜を覆って
シリコン基板の全面に第２の多結晶シリコン膜を形成す
る第２のシリコン膜形成工程と、第１の多結晶シリコン
膜及び第２の多結晶シリコン膜を選択的にエッチングし
て該第１の多結晶シリコン膜及び該第２の多結晶シリコ
ン膜の積層された部分にシリコン基板が露出した開口部
を有し、且つ周縁部が素子分離絶縁膜上に直接形成され
た該第２の多結晶シリコン膜から成るベース引出し電極
を形成するベース引出し電極形成工程と、ベース引出し
電極からシリコン基板に不純物を導入して外部ベース領
域を形成する外部ベース領域形成工程と、開口部を通し
てシリコン基板に不純物を導入して真性ベース領域を形
成する真性ベース領域形成工程とを含むバイポーラトラ
ンジスタの製造方法が得られる。
ベース引出し電極が絶縁膜によって自己整合的に分離さ
れて成るバイポーラトランジスタの製造方法において、
シリコン基板に素子分離絶縁膜で囲まれて該シリコン基
板が露出した素子形成領域を形成する素子形成領域形成
工程と、素子形成領域の全面を覆って該素子形成領域上
に延在する第１の多結晶シリコン膜を形成する第１のシ
リコン膜形成工程と、第１の多結晶シリコン膜を覆って
シリコン基板の全面に第２の多結晶シリコン膜を形成す
る第２のシリコン膜形成工程と、第１の多結晶シリコン
膜及び第２の多結晶シリコン膜を選択的にエッチングし
て該第１の多結晶シリコン膜及び該第２の多結晶シリコ
ン膜の積層された部分にシリコン基板が露出した開口部
を有し、且つ周縁部が素子分離絶縁膜上に直接形成され
た該第２の多結晶シリコン膜から成るベース引出し電極
を形成するベース引出し電極形成工程と、ベース引出し
電極からシリコン基板に不純物を導入して外部ベース領
域を形成する外部ベース領域形成工程と、開口部を通し
てシリコン基板に不純物を導入して真性ベース領域を形
成する真性ベース領域形成工程とを含むバイポーラトラ
ンジスタの製造方法が得られる。
【００１１】
【実施例】以下に幾つかの実施例を挙げ、本発明のバイ
ポーラトランジスタの製造方法について、図面を参照し
て詳細に説明する。
ポーラトランジスタの製造方法について、図面を参照し
て詳細に説明する。
【００１２】図１は、本発明の実施例１に係るバイポー
ラトランジスタの基本構成を示した側面断面図である。
このバイポーラトランジスタの場合、従来構造のもので
はベース引出し電極が第３の導電膜１６のみによって形
成されていたのに対し、ベース引出し電極が第１の導電
膜５及び第２の導電膜６の２層構造となり、ベース引出
し電極を形成する際にエミッタ拡散層領域形成予定領域
のシリコン基板の表面がドライエッチングのオーバーエ
ッチを行った際にもＮ型エピタキシャル層３が削られな
い構造となっている。又、予め第１の導電膜５の膜厚を
膜形成時に正確に測定しておけば、第２の導電膜６を完
全にエッチング除去した時点でエッチングの終点を判断
（例えばエッチング中のプラズマスペクトルの変化を検
出してエッチングの終点を判断する周知の技術を用いれ
ば良い）した後、第１の導電膜５の膜厚分だけオーバー
エッチングを行えば基板は殆ど削られずトランジスタ特
性も劣化しない。更に、素子分離絶縁膜端のエッチング
残りも除去することが可能となる。
ラトランジスタの基本構成を示した側面断面図である。
このバイポーラトランジスタの場合、従来構造のもので
はベース引出し電極が第３の導電膜１６のみによって形
成されていたのに対し、ベース引出し電極が第１の導電
膜５及び第２の導電膜６の２層構造となり、ベース引出
し電極を形成する際にエミッタ拡散層領域形成予定領域
のシリコン基板の表面がドライエッチングのオーバーエ
ッチを行った際にもＮ型エピタキシャル層３が削られな
い構造となっている。又、予め第１の導電膜５の膜厚を
膜形成時に正確に測定しておけば、第２の導電膜６を完
全にエッチング除去した時点でエッチングの終点を判断
（例えばエッチング中のプラズマスペクトルの変化を検
出してエッチングの終点を判断する周知の技術を用いれ
ば良い）した後、第１の導電膜５の膜厚分だけオーバー
エッチングを行えば基板は殆ど削られずトランジスタ特
性も劣化しない。更に、素子分離絶縁膜端のエッチング
残りも除去することが可能となる。
【００１３】そこで、以下はこのようなバイポーラトラ
ンジスタの製造方法を具体的に説明する。図２は、この
バイポーラトランジスタの製造方法における初期過程を
説明するために示した側面断面図で、同図（ａ）は素子
形成領域形成工程に関するもの，同図（ｂ）は第１のシ
リコン膜形成工程に関するものである。
ンジスタの製造方法を具体的に説明する。図２は、この
バイポーラトランジスタの製造方法における初期過程を
説明するために示した側面断面図で、同図（ａ）は素子
形成領域形成工程に関するもの，同図（ｂ）は第１のシ
リコン膜形成工程に関するものである。
【００１４】先ず、図２（ａ）を参照すれば、素子形成
領域形成工程ではＰ形半導体基板１上にＮ+ 型埋込層
２，Ｎ型エピタキシャル層３，及び素子分離絶縁膜４を
この順で積層形成し、合わせてＮ+ 型埋込層２の所定箇
所に繋がるようにＮ+ 型コレクタ拡散領域７を形成す
る。但し、ここでは素子分離絶縁膜４で囲まれてシリコ
ン基板（ここではＮ型エピタキシャル層３を示す）が露
出した素子形成領域を形成するようにする。
領域形成工程ではＰ形半導体基板１上にＮ+ 型埋込層
２，Ｎ型エピタキシャル層３，及び素子分離絶縁膜４を
この順で積層形成し、合わせてＮ+ 型埋込層２の所定箇
所に繋がるようにＮ+ 型コレクタ拡散領域７を形成す
る。但し、ここでは素子分離絶縁膜４で囲まれてシリコ
ン基板（ここではＮ型エピタキシャル層３を示す）が露
出した素子形成領域を形成するようにする。
【００１５】次に、図２（ａ）を参照すれば、第１のシ
リコン膜形成工程では、素子形成領域及び素子分離絶縁
膜４を覆うシリコン基板の全面に周知のＣＶＤ技術を用
いて厚さ３００〜５００オングストロームの第１の導電
膜として第１の多結晶シリコン（ポリシリコン）膜５を
形成する。尚、この第１の多結晶シリコン膜５は直後の
パターニング工程により周縁部がシリコン基板の露出領
域で囲まれた形状となる。
リコン膜形成工程では、素子形成領域及び素子分離絶縁
膜４を覆うシリコン基板の全面に周知のＣＶＤ技術を用
いて厚さ３００〜５００オングストロームの第１の導電
膜として第１の多結晶シリコン（ポリシリコン）膜５を
形成する。尚、この第１の多結晶シリコン膜５は直後の
パターニング工程により周縁部がシリコン基板の露出領
域で囲まれた形状となる。
【００１６】図３は、バイポーラトランジスタの製造方
法における中期過程を説明するために示した側面断面図
で、同図（ａ）は第２のシリコン膜形成工程に関するも
の，同図（ｂ）はベース引出し電極形成工程に関するも
のである。
法における中期過程を説明するために示した側面断面図
で、同図（ａ）は第２のシリコン膜形成工程に関するも
の，同図（ｂ）はベース引出し電極形成工程に関するも
のである。
【００１７】次に、図３（ａ）を参照すれば、マスクを
用いてパターニングすることでＮ型エピタキシャル層３
を厚さ５０〜２００オングストローム程度削って第１の
多結晶シリコン膜５の周縁部がシリコン基板の露出領域
で囲まれる形状とした後、第２のシリコン膜形成工程と
して第１の多結晶シリコン膜５を覆ってシリコン基板の
全面に周知のＣＶＤ技術を用いて厚さ１５００〜２５０
０オングストロームの第２の多結晶シリコン（ポリシリ
コン）膜６を形成する。尚、パターニングにより削られ
る量は、従来の量の１／２０〜１／５と非常に小さい
が、これは第１の多結晶シリコン膜５が３００〜５００
オングストロームと薄いため、素子分離絶縁膜４の端部
の段部に残る多結晶シリコンを除去するためのオーバー
エッチ量が従来よりも格段に少なくできるからである。
用いてパターニングすることでＮ型エピタキシャル層３
を厚さ５０〜２００オングストローム程度削って第１の
多結晶シリコン膜５の周縁部がシリコン基板の露出領域
で囲まれる形状とした後、第２のシリコン膜形成工程と
して第１の多結晶シリコン膜５を覆ってシリコン基板の
全面に周知のＣＶＤ技術を用いて厚さ１５００〜２５０
０オングストロームの第２の多結晶シリコン（ポリシリ
コン）膜６を形成する。尚、パターニングにより削られ
る量は、従来の量の１／２０〜１／５と非常に小さい
が、これは第１の多結晶シリコン膜５が３００〜５００
オングストロームと薄いため、素子分離絶縁膜４の端部
の段部に残る多結晶シリコンを除去するためのオーバー
エッチ量が従来よりも格段に少なくできるからである。
【００１８】又、第２の多結晶シリコン（ポリシリコ
ン）膜６を形成した後、外部ベース領域１４を形成する
ための不純物として例えばボロンをイオン注入法，熱拡
散法，ｉｎｓｉｔｕドーピング法等を用いて１０20１０
21ｃｍ-3導入する。尚、第１の多結晶シリコン膜５や第
２の多結晶シリコン膜６の形成中にも、同様にして外部
ベース領域１４の導電型と同一の導電型の不純物として
例えばボロンを予め導入しておいても良い。何れにして
も、この後は周知のＣＶＤ技術を用いて第２の多結晶シ
リコン膜６の全面に第１の絶縁膜８を形成する。
ン）膜６を形成した後、外部ベース領域１４を形成する
ための不純物として例えばボロンをイオン注入法，熱拡
散法，ｉｎｓｉｔｕドーピング法等を用いて１０20１０
21ｃｍ-3導入する。尚、第１の多結晶シリコン膜５や第
２の多結晶シリコン膜６の形成中にも、同様にして外部
ベース領域１４の導電型と同一の導電型の不純物として
例えばボロンを予め導入しておいても良い。何れにして
も、この後は周知のＣＶＤ技術を用いて第２の多結晶シ
リコン膜６の全面に第１の絶縁膜８を形成する。
【００１９】引き続き、図３（ｂ）を参照すれば、ベー
ス引出し電極形成工程では、第１の多結晶シリコン膜５
及び第２の多結晶シリコン膜６と第１の絶縁膜８とを選
択的にエッチングして第１の多結晶シリコン膜５及び第
２の多結晶シリコン膜６の積層された部分にシリコン基
板が露出した開口部を有し、且つ第２の多結晶シリコン
膜６を素子分離絶縁膜４上に延在して形成することによ
りベース引出し電極を形成する。ここでは周知の異方性
エッチング技術として、例えば８００Ｗ，１５Ｐａの条
件下でＣＦ4 及びＯ2 の混合ガスを用いてベース引出し
電極を形成する場合を例示できる。これによれば、エミ
ッタ形成予定領域上はベース引出し電極が第１の多結晶
シリコン膜５及び第２の多結晶シリコン膜６による２層
構造になっているため、エミッタ拡散層領域１５形成予
定領域のＮ型エピタキシャル層３の表面は素子分離絶縁
膜４の端部での第１の多結晶シリコン膜５の残りを除去
するためにオーバーエッチを加えてもトランジスタ特性
に悪影響を与えるほど削られない。
ス引出し電極形成工程では、第１の多結晶シリコン膜５
及び第２の多結晶シリコン膜６と第１の絶縁膜８とを選
択的にエッチングして第１の多結晶シリコン膜５及び第
２の多結晶シリコン膜６の積層された部分にシリコン基
板が露出した開口部を有し、且つ第２の多結晶シリコン
膜６を素子分離絶縁膜４上に延在して形成することによ
りベース引出し電極を形成する。ここでは周知の異方性
エッチング技術として、例えば８００Ｗ，１５Ｐａの条
件下でＣＦ4 及びＯ2 の混合ガスを用いてベース引出し
電極を形成する場合を例示できる。これによれば、エミ
ッタ形成予定領域上はベース引出し電極が第１の多結晶
シリコン膜５及び第２の多結晶シリコン膜６による２層
構造になっているため、エミッタ拡散層領域１５形成予
定領域のＮ型エピタキシャル層３の表面は素子分離絶縁
膜４の端部での第１の多結晶シリコン膜５の残りを除去
するためにオーバーエッチを加えてもトランジスタ特性
に悪影響を与えるほど削られない。
【００２０】図４は、バイポーラトランジスタの製造方
法における後期過程を説明するために示した側面断面図
で、同図（ａ）は外部ベース領域及び真性ベース領域形
成工程に関するもの，同図（ｂ）は引出し電極形成工程
に関するものである。
法における後期過程を説明するために示した側面断面図
で、同図（ａ）は外部ベース領域及び真性ベース領域形
成工程に関するもの，同図（ｂ）は引出し電極形成工程
に関するものである。
【００２１】更に、図４（ａ）を参照すれば、外部ベー
ス領域及び真性ベース領域形成工程では、ベース引出し
電極並びに開口部からシリコン基板に例えばボロン等の
不純物をイオン注入法、熱拡散法等を用いて１０16〜１
０18ｃｍ-3導入して外部ベース領域１４′並びに真性ベ
ース領域１３′を形成する。この後、周知のＣＶＤ技術
を用いて第２の絶縁膜９を形成すると共に、周知の異方
性エッチング技術を用いてサイドウオールを形成した
後、エミッタ引出し電極１１を形成する。
ス領域及び真性ベース領域形成工程では、ベース引出し
電極並びに開口部からシリコン基板に例えばボロン等の
不純物をイオン注入法、熱拡散法等を用いて１０16〜１
０18ｃｍ-3導入して外部ベース領域１４′並びに真性ベ
ース領域１３′を形成する。この後、周知のＣＶＤ技術
を用いて第２の絶縁膜９を形成すると共に、周知の異方
性エッチング技術を用いてサイドウオールを形成した
後、エミッタ引出し電極１１を形成する。
【００２２】最後に、図４（ｂ）を参照すれば、引出し
電極形成工程では、周知のＣＶＤ技術を用いて第３の絶
縁膜１０を形成すると共に、周知の異方性エッチング技
術を用いてコンタクト孔を形成した後、引出し電極１２
を形成する。このとき、外部ベース領域１４′並びに真
性ベース領域１３′は、図示の外部ベース領域１４並び
に真性ベース領域１３のように幾分変形する。
電極形成工程では、周知のＣＶＤ技術を用いて第３の絶
縁膜１０を形成すると共に、周知の異方性エッチング技
術を用いてコンタクト孔を形成した後、引出し電極１２
を形成する。このとき、外部ベース領域１４′並びに真
性ベース領域１３′は、図示の外部ベース領域１４並び
に真性ベース領域１３のように幾分変形する。
【００２３】このバイポーラトランジスタの場合、第１
の多結晶シリコン膜５の周縁部がシリコン基板の露出領
域で囲まれる形状となっており、第２の多結晶シリコン
膜６中に導入された不純物として例えばボロンをＮ型エ
ピタキシャル層３中へ拡散して厚さ２０００〜５０００
オングストロームの深い外部ベース領域１４を形成する
ため、第１の多結晶シリコン膜５をパターニングする際
にＮ型エピタキシャル層３へのエッチングダメージとし
て結晶欠陥が５００〜１０００オングストロームの深さ
に導入されても外部ベース領域１４中に含まれてしま
い、接合部には欠陥が存在せずにリーク電流の問題は全
くない。
の多結晶シリコン膜５の周縁部がシリコン基板の露出領
域で囲まれる形状となっており、第２の多結晶シリコン
膜６中に導入された不純物として例えばボロンをＮ型エ
ピタキシャル層３中へ拡散して厚さ２０００〜５０００
オングストロームの深い外部ベース領域１４を形成する
ため、第１の多結晶シリコン膜５をパターニングする際
にＮ型エピタキシャル層３へのエッチングダメージとし
て結晶欠陥が５００〜１０００オングストロームの深さ
に導入されても外部ベース領域１４中に含まれてしま
い、接合部には欠陥が存在せずにリーク電流の問題は全
くない。
【００２４】図５は、本発明の実施例２に係るバイポー
ラトランジスタの基本構成を示した側面断面図である。
このバイポーラトランジスタの場合、実施例１の構造で
は第１の多結晶シリコン膜５が外部ベース形成領域上の
Ｎ型エピタキシャル層３上で形成されていたのに対し、
ここでは第１の多結晶シリコン膜５が素子分離絶縁膜４
上で形成された構造となっている。
ラトランジスタの基本構成を示した側面断面図である。
このバイポーラトランジスタの場合、実施例１の構造で
は第１の多結晶シリコン膜５が外部ベース形成領域上の
Ｎ型エピタキシャル層３上で形成されていたのに対し、
ここでは第１の多結晶シリコン膜５が素子分離絶縁膜４
上で形成された構造となっている。
【００２５】図６は、このバイポーラトランジスタの製
造方法における要部過程を説明するために示した側面断
面図で、同図（ａ）は第２のシリコン膜形成工程に関す
るもの，同図（ｂ）はベース引出し電極形成工程に関す
るものである。即ち、このバイポーラトランジスタの製
造工程の場合も、第１のシリコン膜形成工程及びベース
引出し電極形成工程の細部が異なる以外は実施例１の場
合と同様な工程内容を有するものとなっている。
造方法における要部過程を説明するために示した側面断
面図で、同図（ａ）は第２のシリコン膜形成工程に関す
るもの，同図（ｂ）はベース引出し電極形成工程に関す
るものである。即ち、このバイポーラトランジスタの製
造工程の場合も、第１のシリコン膜形成工程及びベース
引出し電極形成工程の細部が異なる以外は実施例１の場
合と同様な工程内容を有するものとなっている。
【００２６】即ち、図６（ａ）を参照すれば、マスクを
用いてパターニングすることでＮ型エピタキシャル層３
を厚さ５０〜２００オングストローム程度削って第１の
多結晶シリコン膜５を素子形成領域４の全面を覆って素
子形成領域４上に延在するように形成した後、第２のシ
リコン膜形成工程として第１の多結晶シリコン膜５を覆
ってシリコン基板の全面に周知のＣＶＤ技術を用いて厚
さ１５００〜２５００オングストロームの第２の多結晶
シリコン（ポリシリコン）膜６を形成する。
用いてパターニングすることでＮ型エピタキシャル層３
を厚さ５０〜２００オングストローム程度削って第１の
多結晶シリコン膜５を素子形成領域４の全面を覆って素
子形成領域４上に延在するように形成した後、第２のシ
リコン膜形成工程として第１の多結晶シリコン膜５を覆
ってシリコン基板の全面に周知のＣＶＤ技術を用いて厚
さ１５００〜２５００オングストロームの第２の多結晶
シリコン（ポリシリコン）膜６を形成する。
【００２７】このバイポーラトランジスタでは、先の実
施例１に係る第１の多結晶シリコン膜５の周縁部がシリ
コン基板の露出領域で囲まれる形状のタイプである場
合、素子の微細化が更に進んで熱処理条件が９００℃以
下に低温化されると、外部ベース形成領域１４の拡散層
の深さがさらに２０００オングストローム以下に浅くな
ることが考えられ、こうした場合にＮ型エピタキシャル
層３表面のダメージの影響によるコレクタ・ベース間の
耐圧歩留まりの劣化が懸念されることを対策し、第１の
多結晶シリコン膜５を素子分離絶縁膜４上で形成する構
造とすることによりベース領域のＮ型エピタキシャル層
３が削られないようにしている。
施例１に係る第１の多結晶シリコン膜５の周縁部がシリ
コン基板の露出領域で囲まれる形状のタイプである場
合、素子の微細化が更に進んで熱処理条件が９００℃以
下に低温化されると、外部ベース形成領域１４の拡散層
の深さがさらに２０００オングストローム以下に浅くな
ることが考えられ、こうした場合にＮ型エピタキシャル
層３表面のダメージの影響によるコレクタ・ベース間の
耐圧歩留まりの劣化が懸念されることを対策し、第１の
多結晶シリコン膜５を素子分離絶縁膜４上で形成する構
造とすることによりベース領域のＮ型エピタキシャル層
３が削られないようにしている。
【００２８】又、図６（ｂ）を参照すれば、ベース引出
し電極形成工程では、第１の多結晶シリコン膜５及び第
２の多結晶シリコン膜６と第１の絶縁膜８とを選択的に
エッチングして第１の多結晶シリコン膜５及び第２の多
結晶シリコン膜６の積層された部分にシリコン基板が露
出した開口部を有し、且つ周縁部が素子分離絶縁膜４上
に直接形成された第２の多結晶シリコン膜６から成るベ
ース引出し電極（周知の異方性エッチング技術を用い
る）を形成するようにする。
し電極形成工程では、第１の多結晶シリコン膜５及び第
２の多結晶シリコン膜６と第１の絶縁膜８とを選択的に
エッチングして第１の多結晶シリコン膜５及び第２の多
結晶シリコン膜６の積層された部分にシリコン基板が露
出した開口部を有し、且つ周縁部が素子分離絶縁膜４上
に直接形成された第２の多結晶シリコン膜６から成るベ
ース引出し電極（周知の異方性エッチング技術を用い
る）を形成するようにする。
【００２９】図７は、図１に示した実施例１又は図５に
示した実施例２のバイポーラトランジスタの電気特性を
エミッタ・ベース間電圧に対するベース電流の関係で従
来のものとの間で比較して示したものである。図７から
は、各実施例のバイポーラトランジスタの場合、明らか
にベース電流が抑制されており、リーク電流が発生し難
いものとして特性改善されている様子が判る。即ち、こ
のような結果により、エミッタ拡散層領域１５形成予定
領域のシリコン基板の表面にダメージを与えることに起
因する拡散層リークを大幅に減少させ、トランジスタの
歩留まり低下の問題を回避することができる。
示した実施例２のバイポーラトランジスタの電気特性を
エミッタ・ベース間電圧に対するベース電流の関係で従
来のものとの間で比較して示したものである。図７から
は、各実施例のバイポーラトランジスタの場合、明らか
にベース電流が抑制されており、リーク電流が発生し難
いものとして特性改善されている様子が判る。即ち、こ
のような結果により、エミッタ拡散層領域１５形成予定
領域のシリコン基板の表面にダメージを与えることに起
因する拡散層リークを大幅に減少させ、トランジスタの
歩留まり低下の問題を回避することができる。
【００３０】
【発明の効果】以上に説明したように、本発明のバイポ
ーラトランジスタの製造方法によれば、ベース引出し電
極形成の際に垂直にエッチングを行うために１段階目に
異方性を持たせたエッチングを行った上、素子分離絶縁
膜の拡散層との境界にできたバーズビークと呼ばれる段
差部分の導電膜のエッチング残りをオーバーエッチング
によって除去してもベース引出し電極が第１の多結晶シ
リコン膜及び第２の多結晶シリコン膜の２層構造にな
り、エミッタ拡散層領域形成予定領域のシリコン基板の
表面が削られない構造となるため、この結果として製造
されるバイポーラトランジスタはエミッタ拡散層領域形
成予定領域のシリコン基板の表面にダメージを与えるこ
とに起因する拡散層リークが大幅に減少し、歩留まり低
下の問題を回避することができるようになる。
ーラトランジスタの製造方法によれば、ベース引出し電
極形成の際に垂直にエッチングを行うために１段階目に
異方性を持たせたエッチングを行った上、素子分離絶縁
膜の拡散層との境界にできたバーズビークと呼ばれる段
差部分の導電膜のエッチング残りをオーバーエッチング
によって除去してもベース引出し電極が第１の多結晶シ
リコン膜及び第２の多結晶シリコン膜の２層構造にな
り、エミッタ拡散層領域形成予定領域のシリコン基板の
表面が削られない構造となるため、この結果として製造
されるバイポーラトランジスタはエミッタ拡散層領域形
成予定領域のシリコン基板の表面にダメージを与えるこ
とに起因する拡散層リークが大幅に減少し、歩留まり低
下の問題を回避することができるようになる。
【図１】本発明の実施例１に係るバイポーラトランジス
タの基本構成を示した側面断面図である。
タの基本構成を示した側面断面図である。
【図２】図１に示すバイポーラトランジスタの製造方法
における初期過程を説明するために示した側面断面図
で、（ａ）は素子形成領域形成工程に関するもの，
（ｂ）は第１のシリコン膜形成工程に関するものであ
る。
における初期過程を説明するために示した側面断面図
で、（ａ）は素子形成領域形成工程に関するもの，
（ｂ）は第１のシリコン膜形成工程に関するものであ
る。
【図３】図１に示すバイポーラトランジスタの製造方法
における中期過程を説明するために示した側面断面図
で、（ａ）は第２のシリコン膜形成工程に関するもの，
（ｂ）はベース引出し電極形成工程に関するものであ
る。
における中期過程を説明するために示した側面断面図
で、（ａ）は第２のシリコン膜形成工程に関するもの，
（ｂ）はベース引出し電極形成工程に関するものであ
る。
【図４】図１に示すバイポーラトランジスタの製造方法
における後期過程を説明するために示した側面断面図
で、（ａ）は外部ベース領域及び真性ベース領域形成工
程に関するもの，（ｂ）は引出し電極形成工程に関する
ものである。
における後期過程を説明するために示した側面断面図
で、（ａ）は外部ベース領域及び真性ベース領域形成工
程に関するもの，（ｂ）は引出し電極形成工程に関する
ものである。
【図５】本発明の実施例２に係るバイポーラトランジス
タの基本構成を示した側面断面図である。
タの基本構成を示した側面断面図である。
【図６】図５に示すバイポーラトランジスタの製造方法
における要部過程を説明するために示した側面断面図
で、（ａ）は第２のシリコン膜形成工程に関するもの，
（ｂ）はベース引出し電極形成工程に関するものであ
る。
における要部過程を説明するために示した側面断面図
で、（ａ）は第２のシリコン膜形成工程に関するもの，
（ｂ）はベース引出し電極形成工程に関するものであ
る。
【図７】図１に示した実施例１又は図５に示した実施例
２のバイポーラトランジスタの電気特性をエミッタ・ベ
ース間電圧に対するベース電流の関係で従来のものとの
間で比較して示したものである。
２のバイポーラトランジスタの電気特性をエミッタ・ベ
ース間電圧に対するベース電流の関係で従来のものとの
間で比較して示したものである。
【図８】従来のバイポーラトランジスタの基本構成を示
した側面断面図である。
した側面断面図である。
【図９】図８に示すバイポーラトランジスタの製造方法
における要部過程を説明するために示した側面断面図で
ある。
における要部過程を説明するために示した側面断面図で
ある。
【図１０】図８に示すバイポーラトランジスタの問題を
説明するために示した側面断面図である。
説明するために示した側面断面図である。
１ Ｐ型半導体基板 ２ Ｎ+ 型埋込層 ３ Ｎ型エピタキシャル層 ４ 素子分離絶縁膜 ５ 第１の多結晶シリコン膜 ６ 第２の多結晶シリコン膜 ７ Ｎ+ 型コレクタ拡散領域 ８ 第１の絶縁膜 ９ 第２の絶縁膜 １０ 第３の絶縁膜 １１ エミッタ引出し電極 １２ 引出し電極 １３，１３´ 真性ベース領域 １４，１４´ 外部ベース領域 １５ エミッタ拡散領域 １６ 第３の導電膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/73
Claims (2)
- 【請求項１】 エミッタ電極及びベース引出し電極が絶
縁膜によって自己整合的に分離されて成るバイポーラト
ランジスタの製造方法において、シリコン基板に素子分
離絶縁膜で囲まれて該シリコン基板が露出した素子形成
領域を形成する素子形成領域形成工程と、前記素子形成
領域の表面に周縁部が前記シリコン基板の露出領域で囲
まれた第１の多結晶シリコン膜を形成する第１のシリコ
ン膜形成工程と、前記第１の多結晶シリコン膜を覆って
前記シリコン基板の全面に第２の多結晶シリコン膜を形
成する第２のシリコン膜形成工程と、前記第１の多結晶
シリコン膜及び前記第２の多結晶シリコン膜を選択的に
エッチングして該第１の多結晶シリコン膜及び該第２の
多結晶シリコン膜の積層された部分に前記シリコン基板
が露出した開口部を有し、且つ該第２の多結晶シリコン
膜を前記素子分離絶縁膜上に延在して形成することによ
り前記ベース引出し電極を形成するベース引出し電極形
成工程と、前記ベース引出し電極から前記シリコン基板
に不純物を導入して外部ベース領域を形成する外部ベー
ス領域形成工程と、前記開口部を通して前記シリコン基
板に不純物を導入して真性ベース領域を形成する真性ベ
ース領域形成工程とを含むことを特徴とするバイポーラ
トランジスタの製造方法。 - 【請求項２】 エミッタ電極及びベース引出し電極が絶
縁膜によって自己整合的に分離されて成るバイポーラト
ランジスタの製造方法において、シリコン基板に素子分
離絶縁膜で囲まれて該シリコン基板が露出した素子形成
領域を形成する素子形成領域形成工程と、前記素子形成
領域の全面を覆って該素子形成領域上に延在する第１の
多結晶シリコン膜を形成する第１のシリコン膜形成工程
と、前記第１の多結晶シリコン膜を覆って前記シリコン
基板の全面に第２の多結晶シリコン膜を形成する第２の
シリコン膜形成工程と、前記第１の多結晶シリコン膜及
び前記第２の多結晶シリコン膜を選択的にエッチングし
て該第１の多結晶シリコン膜及び該第２の多結晶シリコ
ン膜の積層された部分に前記シリコン基板が露出した開
口部を有し、且つ周縁部が前記素子分離絶縁膜上に直接
形成された該第２の多結晶シリコン膜から成る前記ベー
ス引出し電極を形成するベース引出し電極形成工程と、
前記ベース引出し電極から前記シリコン基板に不純物を
導入して外部ベース領域を形成する外部ベース領域形成
工程と、前記開口部を通して前記シリコン基板に不純物
を導入して真性ベース領域を形成する真性ベース領域形
成工程とを含むことを特徴とするバイポーラトランジス
タの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232475A JP3022689B2 (ja) | 1992-08-31 | 1992-08-31 | バイポーラトランジスタの製造方法 |
| US08/114,005 US5403757A (en) | 1992-08-31 | 1993-08-30 | Method of producing a double-polysilicon bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232475A JP3022689B2 (ja) | 1992-08-31 | 1992-08-31 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684929A JPH0684929A (ja) | 1994-03-25 |
| JP3022689B2 true JP3022689B2 (ja) | 2000-03-21 |
Family
ID=16939886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4232475A Expired - Lifetime JP3022689B2 (ja) | 1992-08-31 | 1992-08-31 | バイポーラトランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5403757A (ja) |
| JP (1) | JP3022689B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5643806A (en) * | 1993-02-28 | 1997-07-01 | Sony Corporation | Manufacturing method for making bipolar device |
| US5594268A (en) * | 1994-08-03 | 1997-01-14 | National Semiconductor Corporation | Method of manufacturing high performance bipolar transistors in a BICMOS process |
| US5795208A (en) * | 1994-10-11 | 1998-08-18 | Yamaha Corporation | Manufacture of electron emitter by replica technique |
| US5599749A (en) * | 1994-10-21 | 1997-02-04 | Yamaha Corporation | Manufacture of micro electron emitter |
| US5616508A (en) * | 1995-01-09 | 1997-04-01 | Texas Instruments Incorporated | High speed bipolar transistor using a patterned etch stop and diffusion source |
| US5593905A (en) * | 1995-02-23 | 1997-01-14 | Texas Instruments Incorporated | Method of forming stacked barrier-diffusion source and etch stop for double polysilicon BJT with patterned base link |
| KR100208977B1 (ko) * | 1995-06-15 | 1999-07-15 | 윤종용 | 초고속 쌍극성 트랜지스터의 제조방법 |
| WO1997024757A1 (en) * | 1995-12-28 | 1997-07-10 | Philips Electronics N.V. | A method of manufacturing a self-aligned vertical bipolar transistor on an soi |
| FR2805923B1 (fr) * | 2000-03-06 | 2002-05-24 | St Microelectronics Sa | Procede de fabrication d'un transistor bipolaire double- polysilicium auto-aligne |
| US7002221B2 (en) | 2003-08-29 | 2006-02-21 | International Business Machines Corporation | Bipolar transistor having raised extrinsic base with selectable self-alignment and methods of forming same |
| DE102005004707B4 (de) * | 2005-02-02 | 2009-04-09 | Atmel Germany Gmbh | Verfahren zur Herstellung integrierter Schaltkreise mit Silizium-Germanium-Heterobipolartransistoren |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0622238B2 (ja) * | 1985-10-02 | 1994-03-23 | 沖電気工業株式会社 | バイポ−ラ型半導体集積回路装置の製造方法 |
| US4648937A (en) * | 1985-10-30 | 1987-03-10 | International Business Machines Corporation | Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer |
| US5198372A (en) * | 1986-01-30 | 1993-03-30 | Texas Instruments Incorporated | Method for making a shallow junction bipolar transistor and transistor formed thereby |
| US4671970A (en) * | 1986-02-05 | 1987-06-09 | Ncr Corporation | Trench filling and planarization process |
| JPS63119265A (ja) * | 1986-11-06 | 1988-05-23 | Matsushita Electric Ind Co Ltd | バイポ−ラ半導体装置の製造方法 |
| US4753709A (en) * | 1987-02-05 | 1988-06-28 | Texas Instuments Incorporated | Method for etching contact vias in a semiconductor device |
| JPS63239856A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
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