JP3047871B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに詳細には、素子分離のための
溝（トレンチ）とシリコン基板に素子分離用トレンチ
（溝）を形成する工程を含む半導体記憶装置の製造方法
に関する。

【０００２】

【従来の技術】近年の半導体記憶装置として特開平５−
２１８３３３号公報に記載されているように、情報蓄積
用容量素子をメモリセル選択用ＭＩＳＦＥＴとビット線
の上方に配置するキャパシタ・オーバー・ビットライン
（Capacitor Over Bitline; ＣＯＢ）構造のメモリセル
が採用されている。

【０００３】ここで、図４と図５を参照してｎ−チャン
ネルＭＯＳトランジスタを用いたＣＯＢ構造は従来の半
導体記憶装置とその製造方法の例を説明する。図４は平
面図であり特に図４（Ａ）はフィールド酸化膜のみを形
成した平面図であり、図４Ｂ）はさらに容量の部分まで
形成した平面図であり、図５は図４のＢ−Ｂ’線の部分
の工程断面図である。

【０００４】先ず図５（Ａ）に示すように、Ｐ形シリコ
ンの半導体基板１上に、厚さ約５０００Å（オングスト
ロ−ム）のフィールド酸化膜２と厚さ約５００Åのゲー
ト酸化膜３を形成した後、厚さ約３０００Åの多結晶シ
リコン膜４を堆積し、フォトリソグラフィ−技術とドラ
イエッング技術を用いてゲート電極４ａを形成する。図
４（Ａ）は上述のように、この工程でフィールド酸化膜
２まで形成した状態の平面図である。

【０００５】次に、図５（Ｂ）に示すように、通常のＣ
ＶＤ（気相成長）法により厚さ約５０００Åの第１層間
膜（層間絶縁膜）５を全面に形成する。その後、図５
（Ｃ）に示すように、ドライエッチング工程によりビッ
ト線を形成するためのコンタクトの孔を開け、そして例
えばリンを含有するポリシリコンを通常のＣＶＤ法によ
り全面に形成して孔を埋めた後、フォトエッチング技術
によりビット線１４を形成する。

【０００６】その後、図５（Ｄ）に示すように、厚さ約
５０００ÅのＰＳＧ膜からなる第２層間膜１６を通常の
ＣＶＤ法により全面に形成する。次に、ドライエッチン
グ工程により容量コンタクトのための孔を開け、リンを
含有するポリシリコンをＣＶＤ法により全面に形成して
孔を埋め、フォトエッチング技術により容量コンタクト
電極１５を形成する。

【０００７】最後に、電荷を蓄積するための容量膜１７
を形成する。このようにして形成された容量までの構造
が図４（Ｂ）の平面図に示されている。この図では構造
を分かり易くするために層間膜５、１６を示しておら
ず、容量の部分は実線の枠に示してある。

【０００８】

【発明が解決しようとする課題】上記従来の半導体記憶
装置の製造方法では、図５（Ｂ）の第１層間膜５、およ
び図５（Ｄ）の第２層間膜１６をそれぞれ形成した後、
容量コンタクトのための孔を異方性ドライエッチングに
より開け、また開けた孔がゲート電極４ａと一定以上の
間隔をとる必要がある。

【０００９】そのために、図５（Ｄ）と図５（Ｅ）から
特にわかるように、半導体素子の寸法が小さくなると素
子分離用フィールド酸化膜２の端（バ−ズビ−ク部）と
ゲート電極４ａの側壁部分との間隔が狭くなり、容量コ
ンタクト電極１５形成用のコンタクト孔がフィールド酸
化膜２にオーバーラップする欠点があった。また、一般
的には層間膜の膜厚が厚いため、その膜厚の面内ばらつ
きが大きく、それに伴いコンタクト孔を開けるためのド
ライエッチングのエッチング速度の面内ばらつきも大き
くなる。

【００１０】そこでその面内ばらつきを補償するため過
剰なエッチングが必要となり、コンタクト孔を開ける
時、正規のＰＳＧ膜だけでなく、その下のシリコン基板
１とフィールド酸化膜２までもエッチングすることがあ
った。さらにまたコンタクト孔を開ける通常のドライエ
ッチング法では孔の周囲、特に電気的特性に重要なシリ
コン基板１にダメージを与えることもあった。

【００１１】本発明の目的は、上記した従来技術の欠点
を改良し、容量コンタクトと素子分離用の溝（トレン
チ）がオーバーラップしない微細化構造の半導体装置お
よびその製造方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に係る第１の態様として
は、基板上に、一定の方向に互いに等間隔で平行に形成
された複数のフィールド酸化膜と、当該フィールド酸化
膜上に配置され、当該フィールド酸化膜と所定の角度を
以て交差し互いに等間隔で平行に形成された、サイドウ
ォール絶縁膜を有する複数のゲート電極とを有し、対向
する一対の前記フィールド酸化膜と、対向する一対の前
記サイドウォール絶縁膜を有するゲート電極とによって
囲まれた領域内に、対向する前記サイドウォール絶縁膜
に当接する一対の容量コンタクトと、当該一対の容量コ
ンタクト間の前記基板に絶縁性膜で埋め込まれた分離用
溝部を有し、前記一対の前記フィールド酸化膜と、前記
一対の前記サイドウォール絶縁膜を有するゲート電極及
びこれらのゲート電極と対向する他のゲート電極とで囲
まれた２つの領域内には前記サイドウォール絶縁膜に当
接してビット線コンタクトが設けられている半導体装置
であり、又本発明に係る第２の態様としては、一定の方
向に互いに等間隔で平行に形成された複数のフィールド
酸化膜からなる素子分離領域を基板上に形成する工程、
当該フィールド酸化膜上に、当該フィールド酸化膜と所
定の角度を以て交差し、互いに等間隔で平行な複数のゲ
ート電極を形成する工程、当該半導体基板全面に絶縁膜
を形成した後、前記絶縁膜をエッチバックすることによ
り当該ゲート電極の側面にサイドウォール絶縁膜を形成
する工程、少なくとも、当該サイドウォール絶縁膜を有
するゲート電極を被覆する様に導電性膜を形成する工
程、フォトレジスト方法により、当該導電性膜で被覆さ
れた当該サイドウォール絶縁膜間に存在し、且つ当該フ
ィールド酸化膜間に存在する基板部分をエッチングする
事によって、分離用溝部を形成する工程、全面に絶縁性
膜を堆積して当該分離用溝部を当該絶縁性膜で埋め込む
工程、当該絶縁性膜をエッチバックして前記導電性膜を
露出させる工程、全面に多結晶シリコン膜を堆積しパタ
ーニングすることにより、前記導電性膜で基板に接続さ
れたビット線と、前記導電性膜で基板に接続された容量
コンタクトをなす電極を形成する工程、とから構成され
ている半導体装置の製造方法である。

【００１３】

【発明の実施の形態】本発明に係る当該半導体装置及び
半導体装置の製造方法は、上記した様な技術構成を採用
しているものであり、例えば、記憶装置に使用される容
量コンタクトの素子分離を、前記容量コンタクトに対し
自己整合配置の溝とＬＯＣＯＳによるフィールド酸化膜
とで分離する様に構成したものであって、具体的な製造
方法の例としては、例えば、半導体記憶基板面の容量コ
ンタクトを形成するに際して、ゲート電極形成前に、ゲ
ート電極に対し交差する平行な素子分離領域を形成する
工程と、半導体基板上にゲート電極を形成する工程と、
全面に絶縁膜を形成した後、前記絶縁膜エッチバックす
ることにより前記ゲート電極の側面にサイドウォール絶
縁膜を形成する工程と、全面に導電膜を形成した後、ゲ
ート電極間の素子分離用の溝を形成する工程と、素子分
離のための絶縁膜を形成する工程と、層間絶縁膜を前記
溝を埋め込みながら形成する工程と、前記導電膜が表出
するまで前記層間絶縁膜をエッチバックすることにより
前記導電膜上の絶縁膜を除去する工程を有するものであ
る。

【００１４】そして、本発明に於いては、上記の構成に
基づいて、素子分離用の溝とビット線のコンタクトおよ
び容量のコンタクトが自己整合的に形成されるため、ゲ
ート電極とコンタクトの間隔を素子分離にオーバーラッ
プせずに限界まで近づけることができる。

【００１５】

【実施例】以下に、本発明に係る半導体装置及び半導体
装置の製造方法の一具体例の構成を図面を参照しながら
詳細に説明する。即ち、図１乃至図３は、本発明に係る
半導体装置の一具体例の構成及び半導体装置の製造方法
の手順の具体例を説明したものであって、特に図３に
は、基板１上に、一定の方向に互いに等間隔で平行に形
成された複数のフィールド酸化膜２と当該フィールド酸
化膜２上に、配置され、当該フィールド酸化膜と所定の
角度を以て交差し、互いに等間隔で平行に形成されたサ
イドウォール絶縁膜７を有する複数のゲート電極４とを
有し、対向する一対の前記フィールド酸化膜２、２と、
対向する一対の前記サイドウォール絶縁膜７、７を有す
るゲート電極４とによって囲まれた領域３０内に、対向
する前記サイドウォール絶縁膜７、７に当接する一対の
容量コンタクト１５と、当該一対の容量コンタクト１５
間の前記基板１に絶縁性膜で埋め込まれた分離用溝部１
１を有し、前記一対の前記フィールド酸化膜２、２と、
前記一対の前記サイドウォール絶縁膜７、７を有するゲ
ート電極４及びこれらのゲート電極４と対向する他のゲ
ート電極４とで囲まれた２つの領域内には前記サイドウ
ォール絶縁膜７、７に当接してビット線コンタクトが設
けられている半導体装置が示されている。

【００１６】即ち、本発明に係る当該半導体装置に於て
使用される素子分離構造４０は、当該絶縁層部１３がセ
ルフアラインメント方式により形成されているので、容
量コンタクト或いは、ビット線コンタクト等を含む信号
線一般に使用される配線とゲート間の距離を一定に且つ
限界ぎりぎり迄の状態に近づける事が可能となる。更
に、本発明に於ける当該素子分離構造４０によって、上
記配線部と素子分離用の絶縁層が完全に分離出来る。

【００１７】又、配線部を形成する為に必要なコンタク
トホールの過剰なエッチングを回避する事も可能であ
り、従って、当該コンタクトホールを作成する際のエッ
チングによるダメージを無くすことが可能となる。尚、
本発明に係る素子分離構造４０は、主として半導体記憶
装置に於ける容量コンタクトの部分に使用される事が多
いが、本発明は、係る用途に限定されるもんではなく、
信号配線を形成場合に全般的に使用可能である事は言う
までもない。

【００１８】本発明に於ける半導体装置に於いては、当
該基板１に設けられた一定の方向に互いに等間隔で平行
に形成た複数のフィ−ルド酸化膜２と同様に一定の方向
に互いに等間隔で平行に形成た複数のゲ−ト電極４が直
交配置若しくは非直交配置にあることが特徴である。
又、本発明に係る当該半導体装置に於ける当該フィール
ド酸化膜２は、ＬＯＣＯＳ、ＬＯＰＯＳ或いはＳＴＩと
称されるフィールド酸化膜の形成方法で形成された酸化
膜である事が望ましい。 尚、ＬＯＰＯＳは、Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｐｏｌｙ−ｓｉｌｉｃｏ
ｎの略称記号であって、従来のＬＯＣＯＳ法によるパッ
ド酸化膜と耐酸化性マスクの間にポリシリコンを挟む事
によって、バーズビーク長が短くなる用に改良された酸
化膜形成方法であって、例えば特開平７−３２１１９２
号公報等によって従来よく知られている酸化膜形成方法
の一つであります。

【００１９】尚、当該絶縁層部１３は、当該ゲート電極
４の表面近傍位置から、当該基板１の一部に到る縦方向
に形成された絶縁部である事が望ましい。本発明に係る
半導体装置の製造方法としては、半導体装置に於て、配
線層を分離領域を介して形成するに際し、一定の方向に
互いに等間隔で平行に形成た複数のフィールド酸化膜か
らなる素子分離領域を基板上に形成する工程、当該フィ
ールド酸化膜上に、当該フィールド酸化膜と所定の角度
を以て互いに等間隔で平行に形成された複数のゲート電
極を形成する工程、当該半導体基板全面に絶縁膜を形成
した後、前記絶縁膜エッチバックすることにより当該ゲ
−ト電極の側面にサイドウォ−ル絶縁膜を形成する工程
と、少なくとも、当該サイドウォ−ル絶縁膜を有するゲ
ート電極を被覆する様に導電性膜を形成する工程、フォ
トレジスト方法により、当該サイドウォ−ル絶縁膜間に
存在し、且つ当該フィールド酸化膜間に存在する基板部
分をエッチングする事によって、分離用溝部を形成する
工程、並びに当該分離用溝部を絶縁性膜で埋め込む工
程、とから構成されているものである。

【００２０】より具体的には、半導体基板面の信号接続
用コンタクトを形成するに際して、ゲ−ト電極形成前
に、ゲ−ト電極に対し交差する平行な素子分離領域をの
みを形成する工程と、ゲート電極となるポリシリコンの
上に絶縁膜を形成した後にゲート電極の構造を形成する
為のエッチングを行う工程と、当該ゲート電極よりも上
部の電極と接続する為の導電膜、例えば容量コンタクト
或いは、ビット線コンタクト等を含む配線用の膜との絶
縁の為に使用される膜を当該ゲート電極の両側壁に形成
する工程と、当該ゲート電極形成後、層間絶縁膜形成以
前に上記した不純物を添加した多結晶シリコン（Ｄｏｐ
ｅｄ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）膜等からなる導電膜
を形成する工程と、当該導電膜を形成した後にゲート電
極間の素子分離の為の溝を形成する工程と、熱酸化又は
堆積により素子分離の為の絶縁膜を形成する工程と、当
該絶縁膜を該溝に埋め尽しながら形成する工程と、当該
導電膜表面が露出する迄当該絶縁膜をエッチバックする
ことにより、導電膜上より上部に形成された絶縁膜を除
去する工程から構成されるものである。

【００２１】より具体的には、当該不純物を添加した多
結晶シリコン膜等からなる導電膜を形成する工程の後
で、当該溝部を形成する工程の前に、当該導電膜をエッ
チバックして、当該ゲート電極を構成する層間絶縁膜を
露出される様にする工程を含んでいても良い。つまり、
本発明に於いては、ゲート電極と交差する素子分離領域
と平行な素子分離の為の溝を独立に形成し、かつ、層間
絶縁膜形成以前に上部電極と接続する為のコンタクトを
形成し、その後素子分離のための溝を形成する異により
自己整合的にコンタクトの素子分離領域を形成出来る事
によって、ゲート電極とコンタクトを限界まで近づける
事が出来る。

【００２２】又、容量コンタクト或いはビット線とのコ
ンタクト等の孔が素子分離領域に係ることがない。更
に、コンタクトの孔を形成する為のドライエッチングに
よるシリコン表面のダメージが形成される事もない。以
下、本発明の具体的な実施例を図面を参照して更に詳細
に説明する。

【００２３】図１（Ａ）〜図１（Ｄ）は本発明に係る半
導体装置の製造方法の第１の具体例を工程順に説明する
ための平面図であり、図２（Ａ）〜図２（Ｈ）は、図１
のＡ−Ａ’における工程断面図である。先ず、図１
（Ａ）に示すように、Ｐ形シリコン基板１上に素子分離
領域２を熱酸化あるいはトレンチ技術により５０００Å
の厚さに形成する。

【００２４】その後、図２（Ａ）に示すように、ゲート
電極を構成する熱酸化膜３を熱酸化により５００Åの厚
さに形成し、熱酸化膜３の上に、導電膜である多結晶シ
リコン膜４を通常のＣＶＤ法により５０００Åの厚さに
成長させてｎ形不純物のリンを添加し、層間膜（層間絶
縁膜）６を通常のＣＶＤ法により５０００Åの厚さに成
長させる。

【００２５】次に、図２（Ｂ）に示すように、フォトエ
ッチング技術によりゲート電極を形成する。層間膜７を
通常のＣＶＤ法により２０００Åの厚さに全面に成長さ
せ、その後、層間膜４が表出するまで層間膜７をエッチ
バックすることによりサイドウォール（層間膜７）を形
成する。

【００２６】このサイドウォール７までの平面構造が図
１（Ｂ）である。なお平面図では構造を分かり易く示す
ため層間膜の図示を省略してある。次に、図２（Ｃ）に
示すように、リンを含有する多結晶シリコン膜８を通常
のＣＶＤ法で全面に２０００Åの厚さに成長させ、その
後、フォトレジスト膜９を用いて素子分離領域１０のみ
開孔する。

【００２７】次に、図２（Ｄ）に示すように、フォトレ
ジスト膜９をマスクとして多結晶シリコン膜８をおよび
その下のシリコン基板１を異方性エッチング法でエッチ
ングし、深さ１μｍの溝１１を形成する。次に、図２
（Ｅ）に示すように、例えば、約８５０℃の熱酸化法に
よって溝１１の側壁、底面、および多結晶シリコン８の
上部、側壁、底面に厚さ約２００Ａのシリコン酸化膜１
２を形成する。

【００２８】このシリコン酸化膜１２は、溝１１を埋め
込む絶縁材料の１部となる。次に、通常のＣＶＤ法によ
って表出面全面に厚さ約３μｍのＰＳＧ（リンケイ酸ガ
ラス）膜１３を堆積形成する。次に酸化性雰囲気中で熱
処理、いわゆる熱酸化を行なうと流動性を有するＰＳＧ
膜１３は表面張力によって表面が略平坦となる。

【００２９】ＰＳＧ膜の代わりにホウ素とリンを含むホ
ウ素リンケイ酸ガラス（ＢＰＳＧ）膜や、高密度プラズ
マＣＶＤシリコン酸化膜等も上記平坦化に好適で用いる
ことができる。また溝１１をＰＳＧ膜１３で埋め込むの
にＣＶＤ法で行なったが、その他例えば、スパッタリン
グ法によってシリコン酸化膜を堆積する方法や、スピン
オン法により有機系の絶縁膜を付着させる方法によって
も可能である。

【００３０】ＰＳＧ膜１３を略平坦に堆積形成した後、
ＰＳＧ膜を選択的にエッチングできる、例えば、ＨＦ系
のウェットエッチング法、あるいはＣＦ４系のドライエ
ッチング法になどによりエッチングして多結晶シリコン
膜８を表出させる（図２（Ｆ））。以上の工程により後
に図２（Ｇ）で説明する容量コンタクト１５とビット線
１４の１部となるコンタクト８と素子分離用の溝１１と
が自己整合的に形成される。

【００３１】次に、図２（Ｇ）に示すように、通常のＣ
ＶＤ法により導電膜である多結晶シリコン膜を３０００
Åの厚さに成長させ、ｎ形不純物のリンを添加する。こ
の時、予めｎ形不純物を添加した多結晶シリコン膜を使
用することもできる。このように形成した多結晶シリコ
ン膜をレジスト膜９をマスクとして使用するフォトエッ
チング技術によりビット線１４および容量コンタクトの
１部となる電極１５を形成する。

【００３２】この時の平面構造が図１（Ｃ）であり、平
面構造を分かり易くするため層間膜１３とレジスト膜９
を省略して図示している。次に、通常の半導体記憶装置
の製造方法と同様に、レジスト９を除去した後、図２
（Ｈ）に示すように、層間膜１６を形成し、その後、フ
ォトエッチング技術により容量コンタクトのため孔を開
け、容量と接続させるための電極を形成し、最後に容量
膜１７を形成し、最後に容量膜１８を形成する。

【００３３】この時の平面構造が図１（Ｄ）であり、平
面構造を分かり易くするため層間膜１３と１６を省略し
て図示している。図６は本発明による半導体記憶装置の
製造方法の第２の具体例を示すための工程平面図であ
る。図６（Ａ）〜図６（Ｄ）はそれぞれ上述の実施例１
の図１（Ａ）〜図１（Ｄ）に対応する平面図であり、図
６においてフィールド酸化膜２とゲート酸化膜４は、図
１の場合の直角に交差（直交）するのと違い斜めに交差
した（非直交）構造をなしている。

【００３４】このような異なった平面構造でも図２と同
様のプロセスによりゲート電極と容量コンタクト間の絶
縁領域の膜厚を最小にし、且つ、ゲート電極間に位置す
る素子分離のための溝（トレンチ）とコンタクトを自己
整合的に形成することができる。

【００３５】

【発明の効果】以上説明したように本発明によれば、半
導体記憶装置の素子分離用の溝とビット線のコンタクト
および容量コンタクトを自己整合的に形成することによ
り素子分離用の溝とコンタクトを完全に分離することが
できる。従って、容量コンタクトが素子分離領域の１部
とオーバーラップすることがなく、且つ、ゲート電極と
コンタクトの距離を限界まで近づけることができる。

【００３６】さらに容量コンタクトの孔をドライエッチ
ングする際に、シリコン基板に対するダメ−ジを無くす
ことができる。従って、本発明によれば最小の面積の良
好な半導体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】図１は、本発明の第１の具体例を説明するため
の工程平面図。

【図２】図２は、本発明の第１の具体例を説明するため
の工程断面図。

【図３】図３は、本発明に係る半導体装置に使用される
素子分離構造の１具体例を説明するための平面図。

【図４】図４は、従来例を説明するための工程平面図。

【図５】図５は、従来例を説明するための工程断面図。

【図６】図６は、本発明の第２の具体例を説明するため
の工程平面図。

【符号の説明】

１…Ｐ形シリコン基板、 ２…フィールド酸化膜、 ３…ゲート酸化膜、 ４…ゲート電極、 ５…第１層間膜、 ６…酸化膜、 ７…側壁酸化膜、 ８…導電膜、 ９…レジスト膜、 １０…素子分離領域、 １１…素子分離用溝、 １２…酸化膜、 １３…ＰＳＧ膜、 １４…ビット線、 １５‥容量コンタクト、 １６…第２層間膜、 １７…容量膜。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/76 H01L 21/8242

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 基板上に、一定の方向に互いに等間隔で
   平行に形成された複数のフィールド酸化膜と、当該フィ
   ールド酸化膜上に配置され、当該フィールド酸化膜と所
   定の角度を以て交差し互いに等間隔で平行に形成され
   た、サイドウォール絶縁膜を有する複数のゲート電極と
   を有し、対向する一対の前記フィールド酸化膜と、対向
   する一対の前記サイドウォール絶縁膜を有するゲート電
   極とによって囲まれた領域内に、対向する前記サイドウ
   ォール絶縁膜に当接する一対の容量コンタクトと、当該
   一対の容量コンタクト間の前記基板に絶縁性膜で埋め込
   まれた分離用溝部を有し、前記一対の前記フィールド酸
   化膜と、前記一対の前記サイドウォール絶縁膜を有する
   ゲート電極及びこれらのゲート電極と対向する他のゲー
   ト電極とで囲まれた２つの領域内には前記サイドウォー
   ル絶縁膜に当接してビット線コンタクトが設けられてい
   る事を特徴とする半導体装置。
2. 【請求項２】 前記フィールド酸化膜とゲート電極が直
   交配置にあることを特徴とする請求項１に記載の半導体
   装置。
3. 【請求項３】 前記フィールド酸化膜とゲート電極が非
   直交配置にあることを特徴とする請求項１に記載の半導
   体装置。
4. 【請求項４】 一定の方向に互いに等間隔で平行に形成
   された複数のフィールド酸化膜からなる素子分離領域を
   基板上に形成する工程、 当該フィールド酸化膜上に、当該フィールド酸化膜と所
   定の角度を以て交差し、互いに等間隔で平行な複数のゲ
   ート電極を形成する工程、 当該半導体基板全面に絶縁膜を形成した後、前記絶縁膜
   をエッチバックすることにより当該ゲート電極の側面に
   サイドウォール絶縁膜を形成する工程、 少なくとも、当該サイドウォール絶縁膜を有するゲート
   電極を被覆する様に導電性膜を形成する工程、 フォトレジスト方法により、当該導電性膜で被覆された
   当該サイドウォール絶縁膜間に存在し、且つ当該フィー
   ルド酸化膜間に存在する基板部分をエッチングする事に
   よって、分離用溝部を形成する工程、 全面に絶縁性膜を堆積して当該分離用溝部を当該絶縁性
   膜で埋め込む工程、 当該絶縁性膜をエッチバックして前記導電性膜を露出さ
   せる工程、 全面に多結晶シリコン膜を堆積しパターニングすること
   により、前記導電性膜で基板に接続されたビット線と、
   前記導電性膜で基板に接続された容量コンタクトをなす
   電極を形成する工程、 とから構成されている事を特徴とする半導体装置の製造
   方法。
5. 【請求項５】 前記フィールド酸化膜とゲート電極が直
   交配置にあることを特徴とする請求項４記載の半導体装
   置の製造方法。
6. 【請求項６】 前記フィールド酸化膜とゲート電極が非
   直交配置にあることを特徴とする請求項４記載の半導体
   装置の製造方法。