JP2792089B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置の製造方法に関し、特に、
素子が素子分離用溝によって分離されている記憶装置の
製造方法に関する。
素子が素子分離用溝によって分離されている記憶装置の
製造方法に関する。
［従来の技術］ 近年、ROM等の半導体記憶装置の集積度は著しく向上
してきているが、それにつれて、素子分離技術も選択酸
化法（LOCOS法）では限界に達し、代わって溝分離法が
採用されようとしている。
してきているが、それにつれて、素子分離技術も選択酸
化法（LOCOS法）では限界に達し、代わって溝分離法が
採用されようとしている。
第３図（ａ）〜（ｇ）を参照して、溝分離法を採用し
た従来のROMの製造方法について説明する。
た従来のROMの製造方法について説明する。
まず、第３図（ａ）に示すように、Ｐ型半導体基板10
1上に活性領域103を分離形成するためのフィールド酸化
膜102を膜厚5000Å〜8000Åに形成する。次に、活性領
域103上には、パッド酸化膜104を200Å〜500Åの膜厚で
形成する。さらに半導体基板101上全面に、パッド多結
晶シリコン層105を膜厚3000Å〜6000Å程度に成長させ
る。
1上に活性領域103を分離形成するためのフィールド酸化
膜102を膜厚5000Å〜8000Åに形成する。次に、活性領
域103上には、パッド酸化膜104を200Å〜500Åの膜厚で
形成する。さらに半導体基板101上全面に、パッド多結
晶シリコン層105を膜厚3000Å〜6000Å程度に成長させ
る。
次いで、第３図（ｂ）に示すように、フォトレジスト
106をマスクにして素子分離用溝107を形成する。ここ
で、溝の深さは１μｍ程度である。
106をマスクにして素子分離用溝107を形成する。ここ
で、溝の深さは１μｍ程度である。
次に、第３図（ｃ）に示すように、素子分離用溝107
内壁に、側面酸化膜108を形成する。この側面酸化膜108
は、熱酸化法あるいはCVD法により膜厚500Å〜1000Å程
度に形成する。その後、半導体基板全面に素子分離用溝
の埋込みが可能な物質を堆積し埋込みを行う。例えば、
BPSGを半導体基板全面に膜厚10000Å程度に成長させた
後、900℃の窒素雰囲気中で約30分の熱処理を施すこと
により、分離用溝の埋込みを行う。
内壁に、側面酸化膜108を形成する。この側面酸化膜108
は、熱酸化法あるいはCVD法により膜厚500Å〜1000Å程
度に形成する。その後、半導体基板全面に素子分離用溝
の埋込みが可能な物質を堆積し埋込みを行う。例えば、
BPSGを半導体基板全面に膜厚10000Å程度に成長させた
後、900℃の窒素雰囲気中で約30分の熱処理を施すこと
により、分離用溝の埋込みを行う。
次に、第３図（ｄ）に示すように、BPSG埋込み材料層
109をエッチバックして、BPSG埋込み材料層109の表面活
性領域103表面より上に位置するようにする。例えば、
エッチバック後のBPSG埋込み材料層109表面が、パッド
多結晶シリコン層105の中程に位置するようにする。こ
のようにするには、パッド多結晶シリコン層105の膜厚
は3000Å〜6000Å程度とするのが好都合である。
109をエッチバックして、BPSG埋込み材料層109の表面活
性領域103表面より上に位置するようにする。例えば、
エッチバック後のBPSG埋込み材料層109表面が、パッド
多結晶シリコン層105の中程に位置するようにする。こ
のようにするには、パッド多結晶シリコン層105の膜厚
は3000Å〜6000Å程度とするのが好都合である。
続いて、第３図（ｅ）に示すように、パッド多結晶シ
リコン層105およびパッド酸化膜104を除去する。パッド
多結晶シリコン層105の除去は、CF4系のガスによるプラ
ズマエッチによって、また、パッド酸化膜104の除去に
ついては、弗酸系エッチング液を用いたウェットエッチ
ングによって行う。このようにして、パッド多結晶シリ
コン層105およびパッド酸化膜104を除去すると、活性領
域103の表面より突き出したBPSG埋込み材料層109が残存
する。
リコン層105およびパッド酸化膜104を除去する。パッド
多結晶シリコン層105の除去は、CF4系のガスによるプラ
ズマエッチによって、また、パッド酸化膜104の除去に
ついては、弗酸系エッチング液を用いたウェットエッチ
ングによって行う。このようにして、パッド多結晶シリ
コン層105およびパッド酸化膜104を除去すると、活性領
域103の表面より突き出したBPSG埋込み材料層109が残存
する。
次に、第３図（ｆ）に示すように、ゲート酸化膜110
を形成するための熱酸化を行う。ここでのゲート酸化膜
形成工程では、800℃〜900℃の低温で、膜厚が約200Å
〜400Å程度になるように酸化を行う。
を形成するための熱酸化を行う。ここでのゲート酸化膜
形成工程では、800℃〜900℃の低温で、膜厚が約200Å
〜400Å程度になるように酸化を行う。
続いて、第３図（ｇ）に示すように、半導体基板表面
に、ゲート多結晶シリコン層112およびゲートWSi層113
を被着する。その後は、ゲート電極パターニング、ソー
ス・ドレイン領域の形成、データの記入、配線の形成等
の通常の工程を経て半導体記憶装置の製造工程は完了す
る。
に、ゲート多結晶シリコン層112およびゲートWSi層113
を被着する。その後は、ゲート電極パターニング、ソー
ス・ドレイン領域の形成、データの記入、配線の形成等
の通常の工程を経て半導体記憶装置の製造工程は完了す
る。
［発明が解決しようとする問題点］ 素子分離用溝を埋込む材料としてはリフロー性のある
材料であることが望まれるので、BPSGのような流動性の
あるリンを大量に含む材料が選択される。その結果、第
３図（ｆ）に示すゲート酸化膜形成工程において、BPSG
が流動化して活性領域103の１部領域を覆ってしまう。
そのため、トランジスタの占める面積が狭められ、溝分
離法を採用したことによる利点が失われてしまう。ま
た、ゲート酸化膜形成工程において、BPSG層中のリン等
の不純物が拡散したりあるいは蒸発後活性領域に付着す
るなどして、半導体基板表面にN-型拡散層111が形成さ
れるので、トランジスタの特性が損なわれる。さらに、
上記の理由に鑑み、ゲート酸化膜の形成は比較的低温で
行っていたので、良質なゲート酸化膜の形成が困難であ
る。
材料であることが望まれるので、BPSGのような流動性の
あるリンを大量に含む材料が選択される。その結果、第
３図（ｆ）に示すゲート酸化膜形成工程において、BPSG
が流動化して活性領域103の１部領域を覆ってしまう。
そのため、トランジスタの占める面積が狭められ、溝分
離法を採用したことによる利点が失われてしまう。ま
た、ゲート酸化膜形成工程において、BPSG層中のリン等
の不純物が拡散したりあるいは蒸発後活性領域に付着す
るなどして、半導体基板表面にN-型拡散層111が形成さ
れるので、トランジスタの特性が損なわれる。さらに、
上記の理由に鑑み、ゲート酸化膜の形成は比較的低温で
行っていたので、良質なゲート酸化膜の形成が困難であ
る。
［問題点を解決するための手段］ 本発明による半導体記憶装置の製造方法は、次の諸工
程を含んでいる。
程を含んでいる。
半導体基板上にフィールド酸化膜およびゲート酸化膜
を形成する。
を形成する。
全面にゲート多結晶シリコン層を形成し、その上にパ
ッド酸化膜およびパッド多結晶シリコン層などからなる
パッド層を形成する。
ッド酸化膜およびパッド多結晶シリコン層などからなる
パッド層を形成する。
フォトエッチング法を用いてパッド層の表面から半導
体基板内部に到達する素子分離用溝を形成する。
体基板内部に到達する素子分離用溝を形成する。
BPSG等を用いて全面に埋込み材料層を形成し、これに
熱処理を施す。
熱処理を施す。
埋込み材料層を、ゲート酸化膜の表面より突出するよ
うにエッチバックする。
うにエッチバックする。
パッド層を除去する。
ゲート多結晶シリコン層上にWSi等からなる導電体層
を形成する。
を形成する。
［実施例］ 次に、本発明の実施例について、図面を参照して説明
する。
する。
第１図（ａ）〜（ｆ）は、本発明の一実施例の工程順
を示す半導体装置の断面図である。まず、第１図（ａ）
に示すように、Ｐ型半導体基板１上に活性領域３を素子
分離するためのフィールド酸化膜２を選択的に形成す
る。このフィールド酸化膜２は、LOCOS法により膜厚500
0Å〜8000Å程度に形成する。また、活性領域３上に
は、ゲート酸化膜４を所望の膜厚に形成する。その後、
基板全面に、ゲート多結晶シリコン層５、パッド酸化膜
６およびパッド多結晶シリコン層７を形成する。ここ
で、ゲート多結晶シリコン層５は、CVD法により膜厚100
0Å〜3000Å程度に形成し、また、パッド酸化膜６は、
熱酸化法あるいはCVD法で膜厚500Å〜1000Å程度に形成
する。さらに、パッド多結晶シリコン層７は、CVD法に
より従来法同様に膜厚3000Å〜6000Å程度に形成する。
を示す半導体装置の断面図である。まず、第１図（ａ）
に示すように、Ｐ型半導体基板１上に活性領域３を素子
分離するためのフィールド酸化膜２を選択的に形成す
る。このフィールド酸化膜２は、LOCOS法により膜厚500
0Å〜8000Å程度に形成する。また、活性領域３上に
は、ゲート酸化膜４を所望の膜厚に形成する。その後、
基板全面に、ゲート多結晶シリコン層５、パッド酸化膜
６およびパッド多結晶シリコン層７を形成する。ここ
で、ゲート多結晶シリコン層５は、CVD法により膜厚100
0Å〜3000Å程度に形成し、また、パッド酸化膜６は、
熱酸化法あるいはCVD法で膜厚500Å〜1000Å程度に形成
する。さらに、パッド多結晶シリコン層７は、CVD法に
より従来法同様に膜厚3000Å〜6000Å程度に形成する。
次いで、第１図（ｂ）に示すように、フォトレジスト
８を形成しこれをマスクにして、異方性エッチングを行
って素子分離用溝９を形成する。
８を形成しこれをマスクにして、異方性エッチングを行
って素子分離用溝９を形成する。
次に、第１図（ｃ）に示すように、素子分離用溝９の
内壁に側面酸化膜10を形成する。この側面酸化膜10は、
熱酸化法あるいはCVD法を用いて膜厚500Å〜100Å程度
に形成する。この側面酸化膜10は、次工程で形成される
BPSG埋込み材料層から、溝部半導体基板へこの側面酸化
膜を透過して不純物が拡散するのを阻止できるように十
分の膜厚のものになされる。側面酸化膜形成後、半導体
基板全面にBPSG埋込み材料層11を膜厚約10000Åに形成
し、続いて900℃の窒素雰囲気中で約30分の熱処理を施
して、溝部への埋込みを完了する。
内壁に側面酸化膜10を形成する。この側面酸化膜10は、
熱酸化法あるいはCVD法を用いて膜厚500Å〜100Å程度
に形成する。この側面酸化膜10は、次工程で形成される
BPSG埋込み材料層から、溝部半導体基板へこの側面酸化
膜を透過して不純物が拡散するのを阻止できるように十
分の膜厚のものになされる。側面酸化膜形成後、半導体
基板全面にBPSG埋込み材料層11を膜厚約10000Åに形成
し、続いて900℃の窒素雰囲気中で約30分の熱処理を施
して、溝部への埋込みを完了する。
次に、第１図（ｄ）に示すように、BPSG埋込み材料層
11を、その表面が少なくとも半導体基板上の活性領域３
の表面よりも上に位置するようにエッチングバックす
る。ここで、BPSG埋込み材料層11のエッチングバック
は、弗酸系エッチング液を用いたウェット法あるいはCF
4等のガスを用いたドライ法により行う。
11を、その表面が少なくとも半導体基板上の活性領域３
の表面よりも上に位置するようにエッチングバックす
る。ここで、BPSG埋込み材料層11のエッチングバック
は、弗酸系エッチング液を用いたウェット法あるいはCF
4等のガスを用いたドライ法により行う。
次いで、第１図（ｅ）に示すように、パッド多結晶シ
リコン層７およびパッド酸化膜６をそれぞれ通常用いら
れている手法により除去したのち、基板全面に、ゲート
WSi層12を1000Å〜3000Åの膜厚で形成する。この工程
によって形成されるゲートWSiは、素子分離用溝９形成
時に切断されたゲート多結晶シリコン層５間を接続する
と共に、ゲート電極の抵抗抗化の役割を果たす。
リコン層７およびパッド酸化膜６をそれぞれ通常用いら
れている手法により除去したのち、基板全面に、ゲート
WSi層12を1000Å〜3000Åの膜厚で形成する。この工程
によって形成されるゲートWSiは、素子分離用溝９形成
時に切断されたゲート多結晶シリコン層５間を接続する
と共に、ゲート電極の抵抗抗化の役割を果たす。
続いて、第１図（ｆ）に示すように、ゲート電極のパ
ターニングを行い、その後は、通常の工程を経て半導体
記憶装置が形成される。
ターニングを行い、その後は、通常の工程を経て半導体
記憶装置が形成される。
第２図は、本発明の他の実施例により製造された半導
体記憶装置の縦断面図である。この実施例は、先の実施
例におけるWSi層を、カバー多結晶シリコン層5aおよびW
Si層12の２層構造にしたものである。この実施例によれ
ば、先の実施例においてゲートWSi層がBPSG埋込み材料
層上を横切る部分でカバレッジが悪くなるのを補うこと
ができる。
体記憶装置の縦断面図である。この実施例は、先の実施
例におけるWSi層を、カバー多結晶シリコン層5aおよびW
Si層12の２層構造にしたものである。この実施例によれ
ば、先の実施例においてゲートWSi層がBPSG埋込み材料
層上を横切る部分でカバレッジが悪くなるのを補うこと
ができる。
［発明の効果］ 以上説明したように、本発明は、ゲート酸化膜および
ゲート多結晶シリコン層を形成したのち素子分離用溝を
形成し、この溝を埋込みその後ゲート多結晶シリコン層
上に導電体層を形成するものであるので、以下の効果を
奏することができる。
ゲート多結晶シリコン層を形成したのち素子分離用溝を
形成し、この溝を埋込みその後ゲート多結晶シリコン層
上に導電体層を形成するものであるので、以下の効果を
奏することができる。
素子分離用溝にBPSGを埋め込んだ後にゲート酸化膜を
形成するものではないので、BPSG層が流動化してこれが
活性領域上を覆うことがなく、溝分離による高密度化を
損なうことがない。
形成するものではないので、BPSG層が流動化してこれが
活性領域上を覆うことがなく、溝分離による高密度化を
損なうことがない。
上記の同じ理由により、活性領域がリン等の不純物に
よって汚染されることがない。
よって汚染されることがない。
ゲート酸化膜の形成を十分な高温で行うことができる
ので、信頼性のあるゲート酸化膜を形成することができ
る。
ので、信頼性のあるゲート酸化膜を形成することができ
る。
ゲート多結晶シリコン層は、ゲート電極として機能を
果たすほか、BPSG埋込み材料層のエッチングバック時に
はエッチバック・スペーサとしての機能をも果たすもの
であるので、製造工程を簡略化できる。
果たすほか、BPSG埋込み材料層のエッチングバック時に
はエッチバック・スペーサとしての機能をも果たすもの
であるので、製造工程を簡略化できる。
導電体層（WSi層）は、ゲート電極の低抵抗化の機能
の外、素子分離用溝によって分離されたゲート多結晶シ
リコン層を接続する機能をも有するものであるので、製
造工程を簡略化できる。
の外、素子分離用溝によって分離されたゲート多結晶シ
リコン層を接続する機能をも有するものであるので、製
造工程を簡略化できる。
第１図（ａ）〜（ｆ）は、本発明の一実施例の工程順を
示す半導体装置の断面図、第２図は、本発明の他の実施
例によって製造された半導体装置の断面図、第３図
（ａ）〜（ｇ）は、従来例の工程順を示す半導体装置の
断面図である。 １、101……Ｐ型半導体基板、２、102……フィールド酸
化膜、３、103……活性領域、４、110……ゲート酸化
膜、５、112……ゲート多結晶シリコン層、5a……カバ
ーゲート多結晶シリコン層、６、104……パッド酸化
膜、７、105……パッド多結晶シリコン層、８、１、
３、106……フォトレジスト、９、107……素子分離用
溝、10、108……側面酸化膜、11、109……BPSG埋込み材
料層、12、113……ゲートWSi層、111……N-型拡散層。
示す半導体装置の断面図、第２図は、本発明の他の実施
例によって製造された半導体装置の断面図、第３図
（ａ）〜（ｇ）は、従来例の工程順を示す半導体装置の
断面図である。 １、101……Ｐ型半導体基板、２、102……フィールド酸
化膜、３、103……活性領域、４、110……ゲート酸化
膜、５、112……ゲート多結晶シリコン層、5a……カバ
ーゲート多結晶シリコン層、６、104……パッド酸化
膜、７、105……パッド多結晶シリコン層、８、１、
３、106……フォトレジスト、９、107……素子分離用
溝、10、108……側面酸化膜、11、109……BPSG埋込み材
料層、12、113……ゲートWSi層、111……N-型拡散層。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/10 H01L 21/8246 H01L 21/76 H01L 29/78
Claims (1)
- 【請求項１】半導体基板上にフィールド酸化膜とゲート
酸化膜を形成しその上全面に多結晶シリコン層およびパ
ッド層を形成する工程と、前記パッド層から半導体基板
内部に到達する複数本の素子分離用溝を形成する工程
と、前記素子分離用溝の内壁に絶縁膜を形成する工程
と、前記素子分離用溝内部を含め前記パッド層全面に埋
込み用材料層を形成する工程と、前記埋込み材料層をそ
の上表面が前記ゲート酸化膜の上表面より上に存在する
ようにエッチバックして前記素子分離用溝内部に前記埋
込み材料層を残存させる工程と、前記パッド層を除去す
る工程と、露出した前記多結晶シリコン層上に導電体層
を形成する工程と、前記導電体層および前記多結晶シリ
コン層をパターニングして前記素子分離用溝と垂直に交
差する複数本のゲート電極を形成する工程とを具備する
ことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088399A JP2792089B2 (ja) | 1989-04-08 | 1989-04-08 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088399A JP2792089B2 (ja) | 1989-04-08 | 1989-04-08 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02267963A JPH02267963A (ja) | 1990-11-01 |
| JP2792089B2 true JP2792089B2 (ja) | 1998-08-27 |
Family
ID=13941715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088399A Expired - Fee Related JP2792089B2 (ja) | 1989-04-08 | 1989-04-08 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792089B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2681420B2 (ja) * | 1991-05-02 | 1997-11-26 | 株式会社日立製作所 | 誘電体基板の製造方法 |
| JPH05226466A (ja) * | 1992-02-10 | 1993-09-03 | Nec Corp | 半導体装置の製造方法 |
| JP3057882B2 (ja) * | 1992-03-09 | 2000-07-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2795107B2 (ja) * | 1992-11-26 | 1998-09-10 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1989
- 1989-04-08 JP JP1088399A patent/JP2792089B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02267963A (ja) | 1990-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |