JPH0340514B2 - - Google Patents
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- JPH0340514B2 JPH0340514B2 JP13638681A JP13638681A JPH0340514B2 JP H0340514 B2 JPH0340514 B2 JP H0340514B2 JP 13638681 A JP13638681 A JP 13638681A JP 13638681 A JP13638681 A JP 13638681A JP H0340514 B2 JPH0340514 B2 JP H0340514B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
本発明は絶縁基板上にMOSトランジスタを設
けたMOS型半導体装置の改良に関する。
けたMOS型半導体装置の改良に関する。
一般に、この種の半導体装置（MOS／SOSと
称す）は半導体基板を用いたMOS型半導体装置
（MOS／バルクと称す）が接合分離を特徴として
いるのに対し、素子間を絶縁物で分離しているこ
とを特徴としている。すなわち、MOS／バルク
は第１図に示すように、例えばｐ型シリコン基板
１の主面に互に分離したn+型のソース、ドレイ
ン領域２，３を設け、かつこれらソース、ドレイ
ン領域２，３間のチヤンネル領域４上にゲート絶
縁膜５を介して多結晶シリコン等からなるゲート
電極６を設けた構造になつている。一方、
MOS／SOSは第２図ａ，ｂに示す如く、サフア
イア等の絶縁基板１１上に例えば周囲が空気絶縁
された島状のｐ型半導体層１２を設け、この半導
体層１２に互に分離したn+型のソース、ドレイ
ン領域１３，１４を該シリコン層１２と絶縁基板
１１の界面まで達するように設けており、更に前
記ソース、ドレイン領域１３，１４間のチヤンネ
ル領域１５上にゲート絶縁膜１６を介して多結晶
シリコン等からなるゲート電極１７を設けた構造
になつている。これら第１図、第２図ａ，ｂより
わかるようにMOS／バルクではチヤンネル領域
４はその下部の半導体基板１を介して外部への電
極を容易に設けることができる。これに対して、
MOS／SOSの場合、チヤンネル領域１５下部の
半導体層基部は、電気的にフローテイング状態に
あり、従来構造のMOS／SOSではチヤンネル領
域下部の半導体層に電極を設けることができな
い。したがつて、かかる構造のMOS／SOSの特
性チエツクに際して、チヤンネル下部の半導体層
基部の状態を知ること、或いは該半導体層基部に
バイアスして積極的に変調し、その特性の変化を
知ることは困難である。
称す）は半導体基板を用いたMOS型半導体装置
（MOS／バルクと称す）が接合分離を特徴として
いるのに対し、素子間を絶縁物で分離しているこ
とを特徴としている。すなわち、MOS／バルク
は第１図に示すように、例えばｐ型シリコン基板
１の主面に互に分離したn+型のソース、ドレイ
ン領域２，３を設け、かつこれらソース、ドレイ
ン領域２，３間のチヤンネル領域４上にゲート絶
縁膜５を介して多結晶シリコン等からなるゲート
電極６を設けた構造になつている。一方、
MOS／SOSは第２図ａ，ｂに示す如く、サフア
イア等の絶縁基板１１上に例えば周囲が空気絶縁
された島状のｐ型半導体層１２を設け、この半導
体層１２に互に分離したn+型のソース、ドレイ
ン領域１３，１４を該シリコン層１２と絶縁基板
１１の界面まで達するように設けており、更に前
記ソース、ドレイン領域１３，１４間のチヤンネ
ル領域１５上にゲート絶縁膜１６を介して多結晶
シリコン等からなるゲート電極１７を設けた構造
になつている。これら第１図、第２図ａ，ｂより
わかるようにMOS／バルクではチヤンネル領域
４はその下部の半導体基板１を介して外部への電
極を容易に設けることができる。これに対して、
MOS／SOSの場合、チヤンネル領域１５下部の
半導体層基部は、電気的にフローテイング状態に
あり、従来構造のMOS／SOSではチヤンネル領
域下部の半導体層に電極を設けることができな
い。したがつて、かかる構造のMOS／SOSの特
性チエツクに際して、チヤンネル下部の半導体層
基部の状態を知ること、或いは該半導体層基部に
バイアスして積極的に変調し、その特性の変化を
知ることは困難である。
このような問題点を改善するために、従来、第
３図ａ，ｂに示す構造の、MOS／SOSが知られ
ている。即ち、第３図ａ，ｂ中の１１は絶縁基板
であり、この絶縁基板１１上には例えば周囲を空
気絶縁した島状のｐ型半導体層１２が設けられて
いる。この半導体層１２には互に分離したn+型
のソース、ドレイン領域１３，１４が設けられ、
かつこれらソース、ドレイン領域１３，１４間の
チヤンネル領域１５上にはゲート絶縁膜１６を介
して多結晶シリコン等のゲート電極１７が設けら
れている。そして、ゲート電極１７の一端部に隣
り合う半導体層部分には半導体層基部を外部に取
出すための高濃度のp+型基部取出し領域１８が
設けられている。
３図ａ，ｂに示す構造の、MOS／SOSが知られ
ている。即ち、第３図ａ，ｂ中の１１は絶縁基板
であり、この絶縁基板１１上には例えば周囲を空
気絶縁した島状のｐ型半導体層１２が設けられて
いる。この半導体層１２には互に分離したn+型
のソース、ドレイン領域１３，１４が設けられ、
かつこれらソース、ドレイン領域１３，１４間の
チヤンネル領域１５上にはゲート絶縁膜１６を介
して多結晶シリコン等のゲート電極１７が設けら
れている。そして、ゲート電極１７の一端部に隣
り合う半導体層部分には半導体層基部を外部に取
出すための高濃度のp+型基部取出し領域１８が
設けられている。
上述したMOS／SOSにあつては、チヤンネル
領域下部の半導体層基部をゲート電極の一端部下
の領域を介してp+型基部取出し領域１８より外
部に取出すことができるため、前記問題を解消で
きるが、次に示す２つの欠点が生じた。
領域下部の半導体層基部をゲート電極の一端部下
の領域を介してp+型基部取出し領域１８より外
部に取出すことができるため、前記問題を解消で
きるが、次に示す２つの欠点が生じた。
１つは、半導体層基部を外部に取出すための
p+型基部取出し領域１８がチヤンネル領域の端
部に限られることである。このため、該構造を集
積回路に適用した場合、各素子の配置に大きな制
約をもたらし、ひいてはチツプ面積の増大を招く
等の不都合さを生じる。
p+型基部取出し領域１８がチヤンネル領域の端
部に限られることである。このため、該構造を集
積回路に適用した場合、各素子の配置に大きな制
約をもたらし、ひいてはチツプ面積の増大を招く
等の不都合さを生じる。
もう一つは、抵抗率の比較的大きい半導体層基
部の長さ方向から基部取出し領域１８を介して半
導体層基部を外部に取り出すので、半導体層基部
そのものに分布する抵抗が無視できない程度にま
で高くなる。このため、外部からの半導体層基部
の電位のコントロールが困難となる。
部の長さ方向から基部取出し領域１８を介して半
導体層基部を外部に取り出すので、半導体層基部
そのものに分布する抵抗が無視できない程度にま
で高くなる。このため、外部からの半導体層基部
の電位のコントロールが困難となる。
本発明は、上記欠点を解消するためになされた
ものであり、集積度を低下させることなく半導体
層基部を低抵抗で外部に取出し、半導体層基部の
電位のコントロールを容易にしたMOS型半導体
装置を提供しようとするものである。
ものであり、集積度を低下させることなく半導体
層基部を低抵抗で外部に取出し、半導体層基部の
電位のコントロールを容易にしたMOS型半導体
装置を提供しようとするものである。
以下、本発明の一実施例を製造方法を併記し、
第４図ａ〜ｄ、第５図を参照して説明する。
第４図ａ〜ｄ、第５図を参照して説明する。
実施例
〔〕 まず、サフアイア基板１０１上にｐ型単結
晶シリコン層をエピタキシヤル成長させた。次
に、トランジスタ領域となるべき部分以外を選
択的にエツチングし、島状のｐ型シリコン層１
０２を形成した。つづいて、熱酸化処理を施し
て、厚さ500Åのシリコン酸化膜を形成した。
ひきつづき、多結晶シリコンを3500Å堆積した
のち、写真蝕刻およびエツチングによりゲート
電極１０３を形成し、これをマスクとしてシリ
コン酸化膜をエツチングしてゲート酸化膜１０
４を形成した（第４図ａ図示）。
晶シリコン層をエピタキシヤル成長させた。次
に、トランジスタ領域となるべき部分以外を選
択的にエツチングし、島状のｐ型シリコン層１
０２を形成した。つづいて、熱酸化処理を施し
て、厚さ500Åのシリコン酸化膜を形成した。
ひきつづき、多結晶シリコンを3500Å堆積した
のち、写真蝕刻およびエツチングによりゲート
電極１０３を形成し、これをマスクとしてシリ
コン酸化膜をエツチングしてゲート酸化膜１０
４を形成した（第４図ａ図示）。
〔〕 次に、レジスト膜を塗布し、これを写真蝕
刻してドレイン領域予定部とゲート電極１０３
とを覆うレジストパターン１０５を形成した
後、該レジストパターン１０５をマスクとし
て、ボロンを250keV、２×1015／cm2の条件で、
島状のｐ型シリコン層１０２の所定位置にイオ
ン注入し、ボロンイオン注入層１０６を形成し
た（第４図ｂ図示）。
刻してドレイン領域予定部とゲート電極１０３
とを覆うレジストパターン１０５を形成した
後、該レジストパターン１０５をマスクとし
て、ボロンを250keV、２×1015／cm2の条件で、
島状のｐ型シリコン層１０２の所定位置にイオ
ン注入し、ボロンイオン注入層１０６を形成し
た（第４図ｂ図示）。
〔〕 次に、レジストパターン１０５を除去した
後、再度レジスト膜を塗布し、これを写真蝕刻
して、基部取出し領域予定部を覆うレジストパ
ターン１０７を形成し、このレジストパターン
１０７およびゲート電極１０３をマスクとし
て、砒素を50keV、４×1015／cm2の条件で、島
状のｐ型シリコン層１０２の所定位置にイオン
注入し、砒素イオン注入層１０８1，１０８2を
形成した（第４図ｃ図示）。
後、再度レジスト膜を塗布し、これを写真蝕刻
して、基部取出し領域予定部を覆うレジストパ
ターン１０７を形成し、このレジストパターン
１０７およびゲート電極１０３をマスクとし
て、砒素を50keV、４×1015／cm2の条件で、島
状のｐ型シリコン層１０２の所定位置にイオン
注入し、砒素イオン注入層１０８1，１０８2を
形成した（第４図ｃ図示）。
〔〕 次にレジストパターン１０７を除去した
後、CVD−SiO2膜１０９を堆積し、1000℃で
20分間熱処理を行つた。この熱処理により、島
状のｐ型シリコン層１０２のボロンイオン注入
層１０６および砒素イオン注入層１０８1，１
０８2が電気的に活性化するとともに拡散し、
p+型の高濃度領域１１０およびソース、ドレ
イン領域１１１，１１２が形成された。このと
き、ドレイン領域１１２側の砒素は島状のｐ型
シリコン層１０２とサフアイア基板１０１の界
面まで達するが、ソース領域１１１側では、サ
フアイア基板１０１界面近傍にp+型の高濃度
領域１１０が存在するので、ソース領域１１１
は島状のｐ型シリコン層１０２とサフアイア基
板１０１の界面まで達しない。また、レジスト
パターン１０７で覆われていた島状のｐ型シリ
コン層１０２には、ｐ型の基部取出し領域１１
３が形成された。これにより、チヤンネル領域
下部のｐ型シリコン層基部１１４と基部取出し
領域１１３は、ソース領域１１１下部のｐ型+
型の高濃度領域１１０を介して接続される。こ
の後、前記ゲート電極１０４、ソース、ドレイ
ン領域１１１，１１２および基部取出し領域１
１３上のCVD−SiO2膜１０９にコンタクトホ
ール１１５…を開孔し、Al膜の蒸着、パター
ニングによりゲート取出しAl配線１１６、ソ
ース、ドレイン取出しAl配線１１７，１１８
および基部取出しAl配線１１９を形成し、シ
ンタリングを行つてMOS／SOSトランジスタ
を製造した（第４図ｄおよび第５図図示）。な
お、第５図は第４図ｄの平面図である。
後、CVD−SiO2膜１０９を堆積し、1000℃で
20分間熱処理を行つた。この熱処理により、島
状のｐ型シリコン層１０２のボロンイオン注入
層１０６および砒素イオン注入層１０８1，１
０８2が電気的に活性化するとともに拡散し、
p+型の高濃度領域１１０およびソース、ドレ
イン領域１１１，１１２が形成された。このと
き、ドレイン領域１１２側の砒素は島状のｐ型
シリコン層１０２とサフアイア基板１０１の界
面まで達するが、ソース領域１１１側では、サ
フアイア基板１０１界面近傍にp+型の高濃度
領域１１０が存在するので、ソース領域１１１
は島状のｐ型シリコン層１０２とサフアイア基
板１０１の界面まで達しない。また、レジスト
パターン１０７で覆われていた島状のｐ型シリ
コン層１０２には、ｐ型の基部取出し領域１１
３が形成された。これにより、チヤンネル領域
下部のｐ型シリコン層基部１１４と基部取出し
領域１１３は、ソース領域１１１下部のｐ型+
型の高濃度領域１１０を介して接続される。こ
の後、前記ゲート電極１０４、ソース、ドレイ
ン領域１１１，１１２および基部取出し領域１
１３上のCVD−SiO2膜１０９にコンタクトホ
ール１１５…を開孔し、Al膜の蒸着、パター
ニングによりゲート取出しAl配線１１６、ソ
ース、ドレイン取出しAl配線１１７，１１８
および基部取出しAl配線１１９を形成し、シ
ンタリングを行つてMOS／SOSトランジスタ
を製造した（第４図ｄおよび第５図図示）。な
お、第５図は第４図ｄの平面図である。
しかして、本発明のMOS／SOSは第４図ｄお
よび第５図に示す如く島状のｐ型シリコン層１０
２の主面に互に分離され、サフアイア基板１０１
まで接合が達しない、ｐ型シリコン基部１１４に
対して電位差の低いソース領域１１１および同基
板１０１まで達するドレイン領域１１２を設け、
かつ、これらソース、ドレイン領域１１１，１１
２間のチヤンネル領域上にゲート酸化膜１０４を
介して多結晶シリコンのゲート電極１０３を設
け、さらに前記ソース領域１１１下にp+型の高
濃度領域１１０を設けるとともに、ソース領域１
１１に隣接してチヤンネル領域下部のｐ型シリコ
ン基部１１４と前記p+型の高濃度領域１１０を
介して接続されるｐ型の基部取出し領域１１３を
設けた構造になつている。
よび第５図に示す如く島状のｐ型シリコン層１０
２の主面に互に分離され、サフアイア基板１０１
まで接合が達しない、ｐ型シリコン基部１１４に
対して電位差の低いソース領域１１１および同基
板１０１まで達するドレイン領域１１２を設け、
かつ、これらソース、ドレイン領域１１１，１１
２間のチヤンネル領域上にゲート酸化膜１０４を
介して多結晶シリコンのゲート電極１０３を設
け、さらに前記ソース領域１１１下にp+型の高
濃度領域１１０を設けるとともに、ソース領域１
１１に隣接してチヤンネル領域下部のｐ型シリコ
ン基部１１４と前記p+型の高濃度領域１１０を
介して接続されるｐ型の基部取出し領域１１３を
設けた構造になつている。
上述のような構造によれば、ソース領域１１１
下部の低抵抗のp+型の高濃度領域１１０を介し
てチヤンネル領域下部のｐ型シリコン層基部１１
４とｐ型の基部取出し領域１１３が接続されてい
るので、従来の装置の如く半導体層基部の長さ方
向から基部取出し領域を介して基部電極を取出す
という構造と比較して、ｐ型シリコン層基部１１
４とｐ型の基部取出し領域１１３間に分布する抵
抗を低くすることができる。ただし、このような
構造によれば、p+型の高濃度領域１１０とn+型
の高濃度層であるソース領域１１１間のpn接合
は高濃度層同士の接合となり、接合耐圧は非常に
低くなる。前記実施例においてはp+型の高濃度
領域１１０とソース領域１１１の濃度は両者とも
約１×1020／cm3であり、この場合接合耐圧は約
3Vとなる。その結果、ソース領域１１１とドレ
イン領域１１２の二つのうちｐ型シリコン層基部
１１４の電位に対し、より高い電位差となる側か
らｐ型シリコン層基部１１４を外部に取出すと、
ブレーク・ダウンを起こす。このため、本発明に
おいては、ｐ型シリコン層基部１１４に対してよ
り低い電位差となるソース領域１１１側からｐ型
シリコン層基部１１４を外部に取出すことによ
り、p+型の高濃度領域１１０と浅い接合のソー
ス領域１１１の間のブレーク・ダウンを防止でき
る。
下部の低抵抗のp+型の高濃度領域１１０を介し
てチヤンネル領域下部のｐ型シリコン層基部１１
４とｐ型の基部取出し領域１１３が接続されてい
るので、従来の装置の如く半導体層基部の長さ方
向から基部取出し領域を介して基部電極を取出す
という構造と比較して、ｐ型シリコン層基部１１
４とｐ型の基部取出し領域１１３間に分布する抵
抗を低くすることができる。ただし、このような
構造によれば、p+型の高濃度領域１１０とn+型
の高濃度層であるソース領域１１１間のpn接合
は高濃度層同士の接合となり、接合耐圧は非常に
低くなる。前記実施例においてはp+型の高濃度
領域１１０とソース領域１１１の濃度は両者とも
約１×1020／cm3であり、この場合接合耐圧は約
3Vとなる。その結果、ソース領域１１１とドレ
イン領域１１２の二つのうちｐ型シリコン層基部
１１４の電位に対し、より高い電位差となる側か
らｐ型シリコン層基部１１４を外部に取出すと、
ブレーク・ダウンを起こす。このため、本発明に
おいては、ｐ型シリコン層基部１１４に対してよ
り低い電位差となるソース領域１１１側からｐ型
シリコン層基部１１４を外部に取出すことによ
り、p+型の高濃度領域１１０と浅い接合のソー
ス領域１１１の間のブレーク・ダウンを防止でき
る。
したがつて、ブレーク・ダウンを招くことなく
ｐ型シリコン層基部１１４を低抵抗で外部に取出
すことにより、ｐ型シリコン層基部１１４の電位
のコントロールを容易になしうるMOS型半導体
装置を得ることができる。
ｐ型シリコン層基部１１４を低抵抗で外部に取出
すことにより、ｐ型シリコン層基部１１４の電位
のコントロールを容易になしうるMOS型半導体
装置を得ることができる。
また、上記の方法のようにすれば、ソース領域
１１１側のサフアイア基板１０１界面近傍に予め
ボロンをイオン注入してあるので、後の工程で一
回の砒素のイオン注入により、ソース領域１１１
を浅く、ドレイン領域１１２を深くすることがで
き、工程を簡略化することができる。
１１１側のサフアイア基板１０１界面近傍に予め
ボロンをイオン注入してあるので、後の工程で一
回の砒素のイオン注入により、ソース領域１１１
を浅く、ドレイン領域１１２を深くすることがで
き、工程を簡略化することができる。
なお、本発明に係るMOS型半導体装置に用い
る絶縁基板は上記実施例の如くサフアイアに限ら
ずスピネル等でもよい。また、基部電極を取出す
のは、ソース領域１１１側に限らず、ｐ型シリコ
ン層基部１１４の電位に対して電位差がソース領
域１１１側より低ければ、ドレイン領域１１２側
からでもよい。
る絶縁基板は上記実施例の如くサフアイアに限ら
ずスピネル等でもよい。また、基部電極を取出す
のは、ソース領域１１１側に限らず、ｐ型シリコ
ン層基部１１４の電位に対して電位差がソース領
域１１１側より低ければ、ドレイン領域１１２側
からでもよい。
また、本発明に係るMOS型半導体装置の製造
においては、上記実施例で示した一回のイオン注
入で浅いソース領域１１１と深いドレイン領域１
１２を形成する方法に限らず、別々にイオン注入
して深さの異なるソース、ドレイン領域を形成し
てもよい。
においては、上記実施例で示した一回のイオン注
入で浅いソース領域１１１と深いドレイン領域１
１２を形成する方法に限らず、別々にイオン注入
して深さの異なるソース、ドレイン領域を形成し
てもよい。
以上詳述したように、本発明によれば、ソー
ス、ドレイン領域の二つのうち、半導体層基部の
電位に対して、より低い電位差となるソースもし
くはドレイン領域の側から半導体層基部を低抵抗
で外部に取り出すことにより、ブレーク・ダウン
を起こすことなく、また、集積度を低下すること
なく、半導体層基部の電位のコントロールを容易
になしうるMOS型半導体装置を提供できるもの
である。
ス、ドレイン領域の二つのうち、半導体層基部の
電位に対して、より低い電位差となるソースもし
くはドレイン領域の側から半導体層基部を低抵抗
で外部に取り出すことにより、ブレーク・ダウン
を起こすことなく、また、集積度を低下すること
なく、半導体層基部の電位のコントロールを容易
になしうるMOS型半導体装置を提供できるもの
である。
第１図は従来のMOS／バルクを示す断面図、
第２図ａは従来のMOS／SOSを示す平面図、第
２図ｂは、第２図ａのＡ−Ａ線に沿う断面図、第
３図ａは従来の改良されたMOS／SOSを示す平
面図、第３図ｂは第３図ａのＢ−Ｂ線に沿う断面
図、第４図ａ〜ｄは本発明の一実施例における
MOS／SOSの製造工程を示す断面図、第５図は
第４図ｄのMOS／SOSの平面図である。 １０１……サフアイア基板、１０２……島状の
ｐ型シリコン層、１０３……ゲート電極、１０４
……ゲート酸化膜、１０５……レジストパター
ン、１０６……ボロンイオン注入層、１０７……
レジストパターン、１０８1，１０８2……砒素イ
オン注入層、１０９……CVD−SiO2膜、１１０
……p+型の高濃度領域、１１１……ソース領域、
１１２……ドレイン領域、１１３……基部取出し
領域、１１４……ｐ型シリコン層基部、１１５…
…コンタクト・ホール、１１６……ゲート取出し
Al配線、１１７，１１８……ソース、ドレイン
取出しAl配線、１１９……基部取出しAl配線。
第２図ａは従来のMOS／SOSを示す平面図、第
２図ｂは、第２図ａのＡ−Ａ線に沿う断面図、第
３図ａは従来の改良されたMOS／SOSを示す平
面図、第３図ｂは第３図ａのＢ−Ｂ線に沿う断面
図、第４図ａ〜ｄは本発明の一実施例における
MOS／SOSの製造工程を示す断面図、第５図は
第４図ｄのMOS／SOSの平面図である。 １０１……サフアイア基板、１０２……島状の
ｐ型シリコン層、１０３……ゲート電極、１０４
……ゲート酸化膜、１０５……レジストパター
ン、１０６……ボロンイオン注入層、１０７……
レジストパターン、１０８1，１０８2……砒素イ
オン注入層、１０９……CVD−SiO2膜、１１０
……p+型の高濃度領域、１１１……ソース領域、
１１２……ドレイン領域、１１３……基部取出し
領域、１１４……ｐ型シリコン層基部、１１５…
…コンタクト・ホール、１１６……ゲート取出し
Al配線、１１７，１１８……ソース、ドレイン
取出しAl配線、１１９……基部取出しAl配線。
Claims (1)
- １ 絶縁基板上に設けられた第１導電型の半導体
層と、この半導体層に互に離間して設けられ、か
つチヤンネル領域下部の半導体層基部電位に対し
て、より低い電位差となる側が該半導体層と前記
絶縁基板の界面より浅い接合をもつ第２導電型の
ソース、ドレイン領域と、これらソース、ドレイ
ン領域間のチヤンネル領域上にゲート絶縁膜を介
して設けられたゲート電極と、前記浅い接合をも
つソースもしくはドレイン領域に隣接して設けら
れた第１導電型の基部取り出し領域と、前記浅い
接合をもつソースもしくはドレイン領域及び前記
基部取り出し領域下の半導体層に、前記半導体層
基部と前記基部取り出し領域とを接続するように
形成された第１導電型の高濃度領域を具備し、前
記基部取り出し領域を介してチヤンネル領域下の
半導体層基部を外部に取り出し可能な構造にした
ことを特徴とするMOS型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13638681A JPS5837966A (ja) | 1981-08-31 | 1981-08-31 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13638681A JPS5837966A (ja) | 1981-08-31 | 1981-08-31 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5837966A JPS5837966A (ja) | 1983-03-05 |
| JPH0340514B2 true JPH0340514B2 (ja) | 1991-06-19 |
Family
ID=15173936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13638681A Granted JPS5837966A (ja) | 1981-08-31 | 1981-08-31 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837966A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9322734B2 (en) | 2012-02-17 | 2016-04-26 | Mitsubishi Heavy Industries Machinery Technology Corporation | Tire testing apparatus |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6115369A (ja) * | 1984-07-02 | 1986-01-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置及びその製造方法 |
| JPS61108877A (ja) * | 1984-10-31 | 1986-05-27 | Nippon Denso Co Ltd | 内燃機関用点火配電器 |
| JPS62104173A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ltd | 半導体装置 |
| JPH0365224U (ja) * | 1989-10-30 | 1991-06-25 | ||
| JP2005150402A (ja) * | 2003-11-14 | 2005-06-09 | Toyo Univ | 完全空乏型ｓｏｉｍｏｓｆｅｔ |
-
1981
- 1981-08-31 JP JP13638681A patent/JPS5837966A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9322734B2 (en) | 2012-02-17 | 2016-04-26 | Mitsubishi Heavy Industries Machinery Technology Corporation | Tire testing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5837966A (ja) | 1983-03-05 |
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