JP2624948B2 - Ｍｏｓ−ｆｅｔ製造方法 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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Description
【０００１】
【産業上の利用分野】本発明は半導体回路に用いられる
ＭＯＳ−ＦＥＴの製造方法に関し、特にＭＯＳ−ＦＥＴ
のゲート電極のトポロジーを減少させるため予定された
ゲート電極の下部のシリコン基板に溝を形成し、その溝
にゲート電極を形成するＭＯＳ−ＦＥＴ製造方法に関す
る。
ＭＯＳ−ＦＥＴの製造方法に関し、特にＭＯＳ−ＦＥＴ
のゲート電極のトポロジーを減少させるため予定された
ゲート電極の下部のシリコン基板に溝を形成し、その溝
にゲート電極を形成するＭＯＳ−ＦＥＴ製造方法に関す
る。
【０００２】
【従来の技術】一般的に、半導体回路にはＭＯＳ−ＦＥ
Ｔが頻繁に用いられる。このようなＭＯＳ−ＦＥＴは半
導体基板のアクティブ地域に半導体基板と絶縁するゲー
ト電極とゲート電極両端部の半導体基板に接合構造のソ
ース／ドレインが備えられ、前記ソース／ドレインに導
電体がコンタクトされ、電気的に異なる素子と連結して
回路を構成するようになる。
Ｔが頻繁に用いられる。このようなＭＯＳ−ＦＥＴは半
導体基板のアクティブ地域に半導体基板と絶縁するゲー
ト電極とゲート電極両端部の半導体基板に接合構造のソ
ース／ドレインが備えられ、前記ソース／ドレインに導
電体がコンタクトされ、電気的に異なる素子と連結して
回路を構成するようになる。
【０００３】高集積化された半導体回路では半導体基板
の上部に多層の導電体がオーバラップされる。このよう
な半導体素子のトポロジーが増大すると、上部層を蒸着
しパターン化する工程で、望まない残余物が残ったり、
正確にパターンが形成されない問題が発生することがあ
る。
の上部に多層の導電体がオーバラップされる。このよう
な半導体素子のトポロジーが増大すると、上部層を蒸着
しパターン化する工程で、望まない残余物が残ったり、
正確にパターンが形成されない問題が発生することがあ
る。
【０００４】従来の工程方法により形成される一般的な
ＭＯＳ−ＦＥＴを図１を参照して説明する。図１は、Ｐ
型シリコン基板（１）の予定されたフィールド地域が露
出するマスクを形成し、Ｐ+ 型イオンを注入してチャン
ネルストッパ（channel Stopper)領域を形成した後、フ
ィールド酸化膜（３）を形成する。また、アクティブ領
域のシリコン基板（１）の上部にゲート酸化膜（４）と
ポリシリコン膜よりなるゲート電極（５）を形成し、Ｎ
- 型イオンを注入してから、ゲート電極（５）の側壁に
絶縁膜スペーサー（６）を形成した後、再びＮ+ 型イオ
ンを注入して、シリコン基板（１）にソース（７Ａ）と
ドレイン（７Ｂ）を形成する。さらに、全体的に層間絶
縁膜（８）を積層し、ソース（７Ａ）、ドレイン（７
Ｂ）が露出するコンタクトホール（９）を形成した後、
前記ソース（７Ａ）、ドレイン（７Ｂ）にコンタクトさ
れる金属配線（１０）を形成した断面図である。
ＭＯＳ−ＦＥＴを図１を参照して説明する。図１は、Ｐ
型シリコン基板（１）の予定されたフィールド地域が露
出するマスクを形成し、Ｐ+ 型イオンを注入してチャン
ネルストッパ（channel Stopper)領域を形成した後、フ
ィールド酸化膜（３）を形成する。また、アクティブ領
域のシリコン基板（１）の上部にゲート酸化膜（４）と
ポリシリコン膜よりなるゲート電極（５）を形成し、Ｎ
- 型イオンを注入してから、ゲート電極（５）の側壁に
絶縁膜スペーサー（６）を形成した後、再びＮ+ 型イオ
ンを注入して、シリコン基板（１）にソース（７Ａ）と
ドレイン（７Ｂ）を形成する。さらに、全体的に層間絶
縁膜（８）を積層し、ソース（７Ａ）、ドレイン（７
Ｂ）が露出するコンタクトホール（９）を形成した後、
前記ソース（７Ａ）、ドレイン（７Ｂ）にコンタクトさ
れる金属配線（１０）を形成した断面図である。
【０００５】
【発明が解決しようとする課題】前記のような従来のＭ
ＯＳ−ＦＥＴ製造方法はゲート電極が基板表面の上部に
形成されることによりトポロジーが増大する。そのため
上部層を形成する工程で平坦化工程が追加される問題が
発生する。また、ソース、ドレインに金属配線を直接コ
ンタクトするため、基板表面でスパーキング現象が発生
する問題がある。
ＯＳ−ＦＥＴ製造方法はゲート電極が基板表面の上部に
形成されることによりトポロジーが増大する。そのため
上部層を形成する工程で平坦化工程が追加される問題が
発生する。また、ソース、ドレインに金属配線を直接コ
ンタクトするため、基板表面でスパーキング現象が発生
する問題がある。
【０００６】本発明の目的は、ＭＯＳ−ＦＥＴのトポロ
ジーを減少させるためシリコン基板に溝を形成し、その
溝の上部にゲート電極が備えられるＭＯＳ−ＦＥＴの製
造方法を提供することにある。
ジーを減少させるためシリコン基板に溝を形成し、その
溝の上部にゲート電極が備えられるＭＯＳ−ＦＥＴの製
造方法を提供することにある。
【０００７】本発明の他の目的は、スキーキング現象が
発生する問題点を解決するためシリサイドがソース、ド
レインの上部に備えられるＭＯＳ−ＦＥＴその製造方法
を提供することにある。
発生する問題点を解決するためシリサイドがソース、ド
レインの上部に備えられるＭＯＳ−ＦＥＴその製造方法
を提供することにある。
【０００８】
【課題を解決するための手段】前記した目的を達成する
ため本発明は、シリコン基板のアクティブ領域で、予定
されたゲート電極が形成する地域に基板が露出する素子
分離マスク用パターンを形成する工程と、熱酸化工程で
露出したシリコン基板に、フィールド酸化膜を形成する
と共にアクティブ領域のゲート電極が形成される部分に
も仮想のフィールド酸化膜を形成する工程と、基板と異
なるタイプの高濃度イオンを露出したシリコン基板に注
入してソース、ドレインを形成し、前記素子分離マスク
用パターンを取り除く工程と、前記仮想のフィールド酸
化膜をエッチングしてシリコン基板に溝を形成する工程
と、前記溝の低部面にゲート酸化膜とゲート電極を形成
する工程と、基板と異なるタイプの低濃度イオンを露出
したシリコン基板に注入し、ゲート電極の両端部の下部
に低濃度領域を形成する工程とより成るＭＯＳ−ＦＥＴ
製造方法にある。
ため本発明は、シリコン基板のアクティブ領域で、予定
されたゲート電極が形成する地域に基板が露出する素子
分離マスク用パターンを形成する工程と、熱酸化工程で
露出したシリコン基板に、フィールド酸化膜を形成する
と共にアクティブ領域のゲート電極が形成される部分に
も仮想のフィールド酸化膜を形成する工程と、基板と異
なるタイプの高濃度イオンを露出したシリコン基板に注
入してソース、ドレインを形成し、前記素子分離マスク
用パターンを取り除く工程と、前記仮想のフィールド酸
化膜をエッチングしてシリコン基板に溝を形成する工程
と、前記溝の低部面にゲート酸化膜とゲート電極を形成
する工程と、基板と異なるタイプの低濃度イオンを露出
したシリコン基板に注入し、ゲート電極の両端部の下部
に低濃度領域を形成する工程とより成るＭＯＳ−ＦＥＴ
製造方法にある。
【０００９】
【作用】前記構成により、本発明は仮想のフィールド酸
化膜を用いてシリコン基板に対するゲート電極のトポロ
ジーを減少させることができる。また、本発明はソー
ス、ドレイン上部に第２ポリシリコン膜とシリサイドを
形成し、シリサイドに金属配線をコンタクトするように
したためスパーキング現象を防止することができ、フィ
ールド酸化膜の上部にも前記第２ポリシリコン膜とシリ
サイドが延在され得るので、金属配線とのコンタクト余
裕度を増加させることができる。
化膜を用いてシリコン基板に対するゲート電極のトポロ
ジーを減少させることができる。また、本発明はソー
ス、ドレイン上部に第２ポリシリコン膜とシリサイドを
形成し、シリサイドに金属配線をコンタクトするように
したためスパーキング現象を防止することができ、フィ
ールド酸化膜の上部にも前記第２ポリシリコン膜とシリ
サイドが延在され得るので、金属配線とのコンタクト余
裕度を増加させることができる。
【００１０】
【実施例】以下本発明の実施例を図面を参照して詳細に
説明する。図２乃至図５は、本発明の第１実施例により
ＭＯＳ−ＦＥＴを製造する工程を示した断面図である。
説明する。図２乃至図５は、本発明の第１実施例により
ＭＯＳ−ＦＥＴを製造する工程を示した断面図である。
【００１１】図２は、Ｐ型シリコン基板（１）の上部に
酸化膜（１１）と窒化膜（１２）を順次積層し、ＬＯＣ
ＯＳ（local oxidation of silicon) 工程でフィールド
領域（Ａ）の窒化膜（１２）と酸化膜（１１）をエッチ
ングして素子分離マスク用パターンを形成すると共に、
アクティブ領域（Ａ）で予定されたゲート電極が形成さ
れる地域にも窒化膜（１２）と酸化膜（１１）をエッチ
ングしてパターンを形成した断面図である。
酸化膜（１１）と窒化膜（１２）を順次積層し、ＬＯＣ
ＯＳ（local oxidation of silicon) 工程でフィールド
領域（Ａ）の窒化膜（１２）と酸化膜（１１）をエッチ
ングして素子分離マスク用パターンを形成すると共に、
アクティブ領域（Ａ）で予定されたゲート電極が形成さ
れる地域にも窒化膜（１２）と酸化膜（１１）をエッチ
ングしてパターンを形成した断面図である。
【００１２】参考に、前記シリコン基板（１）の上部に
酸化膜（１１）、ポリシリコン膜（図示せず）、窒化膜
（１２）に積層した後、前記ＬＯＣＯＳ工程を施すこと
ができる。
酸化膜（１１）、ポリシリコン膜（図示せず）、窒化膜
（１２）に積層した後、前記ＬＯＣＯＳ工程を施すこと
ができる。
【００１３】図３は、熱酸化工程で露出したシリコン基
板（１）にフィールド酸化膜（３）を形成すると共にア
クティブ領域（Ａ）のゲート電極が形成される部分に仮
想のフィールド酸化膜（１４）を形成し、前記窒化膜
（１２）及び酸化膜（１１）のパターンを取り除き、ま
た、前記フィールド酸化膜（３）と仮想のフィールド酸
化膜（１４）の上部に第１感光膜パターン（１５）を形
成し、Ｎ+ 型イオンを露出したシリコン基板（１）に注
入してソース（１６Ａ）、ドレイン（１６Ｂ）を形成し
た断面図である。
板（１）にフィールド酸化膜（３）を形成すると共にア
クティブ領域（Ａ）のゲート電極が形成される部分に仮
想のフィールド酸化膜（１４）を形成し、前記窒化膜
（１２）及び酸化膜（１１）のパターンを取り除き、ま
た、前記フィールド酸化膜（３）と仮想のフィールド酸
化膜（１４）の上部に第１感光膜パターン（１５）を形
成し、Ｎ+ 型イオンを露出したシリコン基板（１）に注
入してソース（１６Ａ）、ドレイン（１６Ｂ）を形成し
た断面図である。
【００１４】図４は、仮想のフィールド酸化膜（１４）
を取り除くため仮想のフィールド酸化膜（１４）の上部
面に感光膜が取り除かれた第２感光膜パターン（１８）
を形成した後、露出した仮想のフィールド酸化膜（１
４）を等方性エッチングで取り除いてトレンチ（１９）
を形成した断面図である。
を取り除くため仮想のフィールド酸化膜（１４）の上部
面に感光膜が取り除かれた第２感光膜パターン（１８）
を形成した後、露出した仮想のフィールド酸化膜（１
４）を等方性エッチングで取り除いてトレンチ（１９）
を形成した断面図である。
【００１５】図５は、前記第２感光膜パターン（１８）
を取り除きトレンチ（１９）内部にゲート酸化膜（２
０）とドーピングしたゲートポリシリコン膜よりなるゲ
ート電極（２２）を形成し、Ｎ- 型イオンを注入してゲ
ート電極（２３）の端部の下部にＮ- 領域（２３）を形
成した断面図である。
を取り除きトレンチ（１９）内部にゲート酸化膜（２
０）とドーピングしたゲートポリシリコン膜よりなるゲ
ート電極（２２）を形成し、Ｎ- 型イオンを注入してゲ
ート電極（２３）の端部の下部にＮ- 領域（２３）を形
成した断面図である。
【００１６】以上のごとく本発明の第１実施例によれ
ば、トレンチ（１９）内部にゲート電極（２２）を形成
することによりトポロジーを減少させることができる。
ば、トレンチ（１９）内部にゲート電極（２２）を形成
することによりトポロジーを減少させることができる。
【００１７】図６乃至図１０は、本発明の第２実施例に
よりＭＯＳ−ＦＥＴを製造する工程を示した断面図であ
る。
よりＭＯＳ−ＦＥＴを製造する工程を示した断面図であ
る。
【００１８】図６は、Ｐ型シリコン基板（１）の上部に
酸化膜（１１）と窒化膜（１２）を順次積層し、ＬＯＣ
ＯＳ（local oxdation of silicon)工程でフィールド領
域（Ａ）の窒化膜（１２）と酸化膜（１１）をエッチン
グして素子分離マスク用パターンを形成すると共に、ア
クティブ領域（Ａ）で予定されたゲート電極が形成され
る地域に窒化膜（１２）と酸化膜（１１）をエッチング
してパターンを形成し、また、Ｐ+ 型イオンを注入して
チャンネルストッパ領域（２）を形成した断面図であ
る。
酸化膜（１１）と窒化膜（１２）を順次積層し、ＬＯＣ
ＯＳ（local oxdation of silicon)工程でフィールド領
域（Ａ）の窒化膜（１２）と酸化膜（１１）をエッチン
グして素子分離マスク用パターンを形成すると共に、ア
クティブ領域（Ａ）で予定されたゲート電極が形成され
る地域に窒化膜（１２）と酸化膜（１１）をエッチング
してパターンを形成し、また、Ｐ+ 型イオンを注入して
チャンネルストッパ領域（２）を形成した断面図であ
る。
【００１９】参考に、前記シリコン基板（１）の上部に
酸化膜（１１）、ポリシリコン膜（図示せず）、窒化膜
（１２）に積層した後、前記ＬＯＣＯＳ工程を施すこと
ができる。
酸化膜（１１）、ポリシリコン膜（図示せず）、窒化膜
（１２）に積層した後、前記ＬＯＣＯＳ工程を施すこと
ができる。
【００２０】図７は、熱酸化工程が露出したシリコン基
板（１）にフィールド酸化膜（３）を形成すると共にア
クティブ領域（Ａ）のゲート電極が形成される部分に仮
想のフィールド酸化膜（１４）を形成し、前記窒化膜
（１２）及び酸化膜（１１）パターンを取り除き、ま
た、前記フィールド酸化膜（３）と仮想のフィールド酸
化膜（１４）の上部に第１感光膜パターン（１５）を形
成し、Ｎ+ 型イオンを露出したシリコン基板（１）に注
入してソース（１６Ａ）、ドレイン（１６Ｂ）を形成し
た断面図である。
板（１）にフィールド酸化膜（３）を形成すると共にア
クティブ領域（Ａ）のゲート電極が形成される部分に仮
想のフィールド酸化膜（１４）を形成し、前記窒化膜
（１２）及び酸化膜（１１）パターンを取り除き、ま
た、前記フィールド酸化膜（３）と仮想のフィールド酸
化膜（１４）の上部に第１感光膜パターン（１５）を形
成し、Ｎ+ 型イオンを露出したシリコン基板（１）に注
入してソース（１６Ａ）、ドレイン（１６Ｂ）を形成し
た断面図である。
【００２１】図８は、第１感光膜パターン（１５）を取
り除き全体構造の上部に所定厚さの第２ポリシリコン膜
（１７）を積層し、仮想のフィールド酸化膜（１４）を
取り除くため仮想のフィールド酸化膜（１４）の上部面
に感光膜が取り除かれた第２感光膜パターン（１８）を
形成した後、露出した第２ポリシリコン膜（１７）非等
方性エッチングで取り除き、露出する仮想のフィールド
酸化膜（１４）を等方性エッチングで取り除いてトレン
チ（１９）を形成した断面図である。
り除き全体構造の上部に所定厚さの第２ポリシリコン膜
（１７）を積層し、仮想のフィールド酸化膜（１４）を
取り除くため仮想のフィールド酸化膜（１４）の上部面
に感光膜が取り除かれた第２感光膜パターン（１８）を
形成した後、露出した第２ポリシリコン膜（１７）非等
方性エッチングで取り除き、露出する仮想のフィールド
酸化膜（１４）を等方性エッチングで取り除いてトレン
チ（１９）を形成した断面図である。
【００２２】図９は、前記第２感光膜パターン（１８）
を取り除きトレンチ（１９）内部にゲート酸化膜（２
０）とドーピングしたゲートポリシリコン膜よりなるゲ
ート電極（２２）を形成し、Ｎ−型イオンを注入してゲ
ート電極（２２）の端部の下部にＮ−領域（２３）を形
成した断面図である。
を取り除きトレンチ（１９）内部にゲート酸化膜（２
０）とドーピングしたゲートポリシリコン膜よりなるゲ
ート電極（２２）を形成し、Ｎ−型イオンを注入してゲ
ート電極（２２）の端部の下部にＮ−領域（２３）を形
成した断面図である。
【００２３】図１０は、全体構造の上部に低温酸化膜を
蒸着し、全面エッチングしてゲート電極（２２）の側壁
に低温酸化膜スペーサー（２４）を形成した後、第２ポ
リシリコン膜（１７）とゲート電極（２２）の上部に選
択的にシリサイド（２５）を形成し、さらに、全体構造
の上部に層間絶縁膜（２６）を蒸着し、前記ソース（１
６Ａ）、ドレイン（１６Ｂ）に電気的に接続したシリサ
イド（２５）に金属配線（２７）をコンタクトさせた断
面図である。参考に、前記シリサイド（２５）は移転金
属を選択的に蒸着し、熱処理工程を施して得ることがで
きる。
蒸着し、全面エッチングしてゲート電極（２２）の側壁
に低温酸化膜スペーサー（２４）を形成した後、第２ポ
リシリコン膜（１７）とゲート電極（２２）の上部に選
択的にシリサイド（２５）を形成し、さらに、全体構造
の上部に層間絶縁膜（２６）を蒸着し、前記ソース（１
６Ａ）、ドレイン（１６Ｂ）に電気的に接続したシリサ
イド（２５）に金属配線（２７）をコンタクトさせた断
面図である。参考に、前記シリサイド（２５）は移転金
属を選択的に蒸着し、熱処理工程を施して得ることがで
きる。
【００２４】本発明の第２実施例によれば、トレンチ
（１９）の内部にゲート電極（２２）を形成することに
よりトポロジーを減少させることができ、金属配線（２
７）をシリサイド（２５）と接続させたときのスパーキ
ング現象を防止することができる。
（１９）の内部にゲート電極（２２）を形成することに
よりトポロジーを減少させることができ、金属配線（２
７）をシリサイド（２５）と接続させたときのスパーキ
ング現象を防止することができる。
【００２５】図１１及び図１２は、本発明の第３実施例
によりＭＯＳ−ＦＥＴを製造する工程を示す断面図であ
る。図１１は図８の工程の後、前記第２感光膜パターン
（１８）を取り除きトレンチ（１９）の内部にゲート酸
化膜（２０）とドーピングしたゲートポリシリコン膜よ
りなるゲート電極（２２）を形成し、全体構造の上部に
ＰＳＧ（phosphroussilicate glass)膜（３１）を塗布
し、高温熱処理して露出したシリコン基板（１）にＮ−
型イオンを注入してゲート電極（２２）の端部の下部に
Ｎ−領域（３２）を形成した断面図である。
によりＭＯＳ−ＦＥＴを製造する工程を示す断面図であ
る。図１１は図８の工程の後、前記第２感光膜パターン
（１８）を取り除きトレンチ（１９）の内部にゲート酸
化膜（２０）とドーピングしたゲートポリシリコン膜よ
りなるゲート電極（２２）を形成し、全体構造の上部に
ＰＳＧ（phosphroussilicate glass)膜（３１）を塗布
し、高温熱処理して露出したシリコン基板（１）にＮ−
型イオンを注入してゲート電極（２２）の端部の下部に
Ｎ−領域（３２）を形成した断面図である。
【００２６】図１２は、前記ＰＳＧ膜（３１）を全面エ
ッチングしてゲート電極（２２）側壁に絶縁スペーサー
（３３）を形成し、第２ポリシリコン膜（１７）とゲー
ト電極（２２）の上部に選択的にシリサイド（３４）を
形成し、また、全体構造の上部に層間絶縁膜（３５）を
蒸着し、前記ソース（１６Ａ）、ドレイン（１６Ｂ）に
電気的に接続したシリサイド（３４）に金属配線（３
６）をコンタクトさせた断面図である。参考に、前記シ
リサイド（３４）は移転金属を選択蒸着し熱処理工程を
施すことにより得ることもできる。
ッチングしてゲート電極（２２）側壁に絶縁スペーサー
（３３）を形成し、第２ポリシリコン膜（１７）とゲー
ト電極（２２）の上部に選択的にシリサイド（３４）を
形成し、また、全体構造の上部に層間絶縁膜（３５）を
蒸着し、前記ソース（１６Ａ）、ドレイン（１６Ｂ）に
電気的に接続したシリサイド（３４）に金属配線（３
６）をコンタクトさせた断面図である。参考に、前記シ
リサイド（３４）は移転金属を選択蒸着し熱処理工程を
施すことにより得ることもできる。
【００２７】図１３は、本発明の４実施例によりＭＯＳ
−ＦＥＴを製造する工程を示す断面図であり、本発明の
第２実施例に示した図６乃至図９と同一方法で工程を進
め、さらに、全体構造の上部に移転金属（transition m
etal) （図示せず）と酸化膜（３７）を積層し、高温熱
処理して前記第２ポリシリコン膜（１７）とゲート電極
（２２）の上部に選択的にシリサイド（３４）を形成し
た後、残存する移転金属を酸化させて移転金属酸化膜
（３８）を形成し、また、全体構造の上部に層間絶縁膜
（３５）を蒸着し、前記ソース（１６Ａ）、ドレイン
（１６Ｂ）に電気的に接続したシリサイド（３４）に金
属配線（３６）をコンタクトさせた断面図である。
−ＦＥＴを製造する工程を示す断面図であり、本発明の
第２実施例に示した図６乃至図９と同一方法で工程を進
め、さらに、全体構造の上部に移転金属（transition m
etal) （図示せず）と酸化膜（３７）を積層し、高温熱
処理して前記第２ポリシリコン膜（１７）とゲート電極
（２２）の上部に選択的にシリサイド（３４）を形成し
た後、残存する移転金属を酸化させて移転金属酸化膜
（３８）を形成し、また、全体構造の上部に層間絶縁膜
（３５）を蒸着し、前記ソース（１６Ａ）、ドレイン
（１６Ｂ）に電気的に接続したシリサイド（３４）に金
属配線（３６）をコンタクトさせた断面図である。
【００２８】
【発明の効果】前記したように本発明によると、仮想の
フィールド酸化膜を用いてシリコン基板に対するゲート
電極のポロジーを減少させることができる。また、ソー
ス、ドレインの上部に第２ポリシリコン膜とシリサイド
を形成したため、シリサイドに金属配線がコンタクトす
る場合のスパーキング現象を防止することができ、フィ
ールド酸化膜の上部にも前記第２ポリシリコン膜とシリ
サイドが延在され得るので、金属配線とのコンタクト余
裕度を増加させることができる。
フィールド酸化膜を用いてシリコン基板に対するゲート
電極のポロジーを減少させることができる。また、ソー
ス、ドレインの上部に第２ポリシリコン膜とシリサイド
を形成したため、シリサイドに金属配線がコンタクトす
る場合のスパーキング現象を防止することができ、フィ
ールド酸化膜の上部にも前記第２ポリシリコン膜とシリ
サイドが延在され得るので、金属配線とのコンタクト余
裕度を増加させることができる。
【図１】図１は、従来のＭＯＳ−ＦＥＴを製造工程断面
図である。
図である。
【図２】図２は、本発明の第１実施例の工程によりＭＯ
Ｓ−ＦＥＴを製造する工程を示す断面図である。
Ｓ−ＦＥＴを製造する工程を示す断面図である。
【図３】図３は、本発明の第１実施例の工程によりＭＯ
Ｓ−ＦＥＴを製造する工程を示す断面図である。
Ｓ−ＦＥＴを製造する工程を示す断面図である。
【図４】図４は、本発明の第１実施例の工程によりＭＯ
Ｓ−ＦＥＴを製造する工程を示す断面図である。
Ｓ−ＦＥＴを製造する工程を示す断面図である。
【図５】図５は、本発明の第１実施例の工程によりＭＯ
Ｓ−ＦＥＴを製造する工程を示す断面図である。
Ｓ−ＦＥＴを製造する工程を示す断面図である。
【図６】図６は、本発明の第２実施例の工程によりＭＯ
Ｓ−ＦＥＴを製造する工程を示す断面図である。
Ｓ−ＦＥＴを製造する工程を示す断面図である。
【図７】図７は、本発明の第２実施例の工程によりＭＯ
Ｓ−ＦＥＴを製造する工程を示す断面図である。
Ｓ−ＦＥＴを製造する工程を示す断面図である。
【図８】図８は、本発明の第２実施例の工程によりＭＯ
Ｓ−ＦＥＴを製造する工程を示す断面図である。
Ｓ−ＦＥＴを製造する工程を示す断面図である。
【図９】図９は、本発明の第２実施例の工程によりＭＯ
Ｓ−ＦＥＴを製造する工程を示す断面図である。
Ｓ−ＦＥＴを製造する工程を示す断面図である。
【図１０】図１０は、本発明の第２実施例の工程により
ＭＯＳ−ＦＥＴを製造する工程を示す断面図である。
ＭＯＳ−ＦＥＴを製造する工程を示す断面図である。
【図１１】図１１は、本発明の第３実施例の工程により
製造されたＭＯＳ−ＦＥＴを示す断面図である。
製造されたＭＯＳ−ＦＥＴを示す断面図である。
【図１２】図１２は、本発明の第３実施例の工程により
製造されたＭＯＳ−ＦＥＴを示す断面図である。
製造されたＭＯＳ−ＦＥＴを示す断面図である。
【図１３】図１３は、本発明の第４実施例の工程により
製造されたＭＯＳ−ＦＥＴを示す断面図である。
製造されたＭＯＳ−ＦＥＴを示す断面図である。
１ シリコン ２ チャンネルストッパ領域 ３ フィールド酸化膜 １４ 仮想のフィールド酸化膜 ４，２０ ゲート酸化膜 ５，２２ ゲート電極 ６，２４ スペーサー ７Ａ，１６Ａ ソース ７Ｂ，１６Ｂ ドレイン １７ ポリシリコン膜 ２５，３４ シリサイド １０，２７，３６ 金属配線 Ａ アクティブ領域 Ｂ フィールド領域
Claims (9)
- 【請求項１】 ＭＯＳ−ＦＥＴ製造方法において、 シリコン基板のアクティブ領域で、予定されたゲート電
極が形成される地域に基板が露出する素子分離マスク用
パターンを形成する工程と、 熱酸化工程で露出したシリコン基板に、フィールド酸化
膜を形成すると共にアクティブ領域のゲート電極が形成
される部分にも仮想のフィールド酸化膜を形成する工程
と、 基板と異なるタイプの高濃度イオンを露出したシリコン
基板に注入してソース、ドレインを形成し、前記素子分
離マスク用パターンを取り除く工程と、 前記仮想のフィールド酸化膜をエッチングしてシリコン
基板に溝を形成する工程と、 前記溝の低部面にゲート酸化膜とゲート電極を形成する
工程と、 基板と異なるタイプの低濃度イオンを露出したシリコン
基板に注入し、ゲート電極の両端部の下部に低濃度領域
を形成する工程とより成るＭＯＳ−ＦＥＴ製造方法。 - 【請求項２】 前記素子分離マスク用パターンは、酸化
膜と窒化膜の積層構造で形成されたことを特徴とする請
求項１記載のＭＯＳ−ＦＥＴ製造方法。 - 【請求項３】 前記素子分離マスク用パターンは、酸化
膜、ポリシリコン膜及び窒化膜の積層構造で形成された
ことを特徴とする請求項１記載のＭＯＳ−ＦＥＴ製造方
法。 - 【請求項４】 ＭＯＳ−ＦＥＴ製造方法において、 シリコン基板のアクティブ領域で、予定されたゲート電
極が形成する地域に基板が露出する素子分離マスク用パ
ターンを形成する工程と、 熱酸化工程で露出したシリコン基板に、フィールド酸化
膜を形成すると共にアクティブ領域のゲート電極が形成
される部分にも仮想のフィールド酸化膜を形成する工程
と、 基板と異なるタイプの高濃度イオンを露出したシリコン
基板に注入してソース、ドレインを形成し、前記素子分
離マスク用パターンを取り除く工程と、 全体構造の上部にポリシリコン膜を蒸着し、前記仮想の
フィールド酸化膜の上部に感光膜が取り除かれた感光膜
パターンを形成する工程と、 露出するポリシリコン膜と、その下部の仮想のフィール
ド酸化膜をエッチングしてシリコン基板に溝を形成する
工程と、 前記溝の低部面にゲート酸化膜とゲート電極を形成する
工程と、 基板と異なるイプの低濃度イオンを、露出したシリコン
基板に注入してゲート電極の両端部の下部に低濃度領域
を形成する工程と、 前記ゲート電極側壁に絶縁膜スペーサーを形成し、前記
ゲート電極とポリシリコン膜の表面にシリサイドを選択
滴に形成する工程とより成り、それによりトポロジーが
低いゲート電極を形成すると共に、ソース、ドレイン上
部にシリサイドを形成することを特徴とするＭＯＳ−Ｆ
ＥＴ製造方法。 - 【請求項５】 前記素子分離マスク用パターンを形成し
た後、基板と同一タイプの高濃度イオンを露出した基板
に注入してチャンネルストッパー領域を形成することを
特徴とする請求項４記載のＭＯＳ−ＦＥＴ製造方法。 - 【請求項６】 前記シリサイドは、全体構造の上部に転
移金属を蒸着し、熱処理工程を施してゲート電極とポリ
シリコン膜にシリサイドを形成し、残存する転移金属を
取り除くことにより形成することを特徴とする請求項４
記載のＭＯＳ−ＦＥＴ製造方法。 - 【請求項７】 ＭＯＳ−ＦＥＴ製造方法において、 シリコン基板のアクティブ領域で、予定されたゲート電
極が形成される地域に基板が露出する素子分離マスク用
パターンを形成する工程と、 熱酸化工程で露出したシリコン基板に、フィールド酸化
膜を形成すると共にアクティブ領域のゲート電極が形成
される部分にも仮想のフィールド酸化膜を形成する工程
と、 基板と異なるタイプの高濃度イオンを、露出したシリコ
ン基板に注入してソース、ドレインを形成し、前記素子
分離マスク用パターンを取り除く工程と、 全体構造の上部にポリシリコン膜を蒸着し、前記仮想の
フィールド酸化膜の上部に感光膜が取り除かれた感光膜
パターンを形成する工程と、 露出するポリシリコン膜と、その下部の仮想のフィール
ド酸化膜をエッチングしてシリコン基板に溝を形成する
工程と、 前記溝の低部面にゲート酸化膜とゲート電極を形成する
工程と、 全体構造の上部にＰＳＧ膜を塗布し、高温熱処理して露
出したシリコン基板で低濃度イオンを注入してゲート電
極端部の下部に低濃度領域を形成する工程と、前記ＰＳ
Ｇ膜を全面エッチングしてゲート電極の側壁にＰＳＧ膜
スペーサーを形成する工程と、 前記ゲート電極とポリシリコン膜の表面にシリサイドを
選択滴に形成する工程とより成り、それによりトポロジ
ーが低いゲート電極を形成すると共にソース、ドレイン
上部にシリサイドを形成することを特徴とするＭＯＳ−
ＦＥＴ製造方法。 - 【請求項８】 前記ゲート電極とポリシリコン膜の表面
にシリサイドを選択的に形成する工程は、全体構造の上
部に転移金属を蒸着し熱処理工程を施してゲート電極と
ポリシリコン膜にシリサイドを形成し、残存する転移金
属は取り除くことを特徴とする請求項７記載のＭＯＳ−
ＦＥＴ製造方法。 - 【請求項９】 前記ゲート電極とポリシリコン膜の表面
にシリサイドを選択的に形成する工程は、全体構造の上
部に転移金属と酸化膜を積層し熱処理工程を施してゲー
ト電極とポリシリコン膜の表面にシリサイドを形成し、
ＰＳＧ膜スペーサー上部の転移金属は酸化させて転移金
属酸化膜を形成することを特徴とする請求項７記載のＭ
ＯＳ−ＦＥＴ製造方法。
Applications Claiming Priority (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93-31879 | 1993-12-31 | ||
| KR93-31889 | 1993-12-31 | ||
| KR93-31863 | 1993-12-31 | ||
| KR1019930031863A KR0126651B1 (ko) | 1993-12-31 | 1993-12-31 | 반도체 모스펫(mosfet) 제조방법 |
| KR93-31827 | 1993-12-31 | ||
| KR1019930031827A KR970006268B1 (ko) | 1993-12-31 | 1993-12-31 | 반도체 모스펫(mosfet) 제조방법 |
| KR1019930031889A KR0166487B1 (ko) | 1993-12-31 | 1993-12-31 | 반도체 모스펫 제조방법 |
| KR1019930031879A KR0170891B1 (ko) | 1993-12-31 | 1993-12-31 | 반도체 모스펫 제조방법 |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7000039A Expired - Fee Related JP2624948B2 (ja) | 1993-12-31 | 1995-01-04 | Ｍｏｓ−ｆｅｔ製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP2624948B2 (ja) |
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| KR100487633B1 (ko) * | 1997-11-28 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP3189817B2 (ja) | 1998-12-18 | 2001-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100459872B1 (ko) * | 2003-05-07 | 2004-12-03 | 삼성전자주식회사 | 트렌치 게이트를 갖는 매몰 채널형 트랜지스터 및 그제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3095564B2 (ja) * | 1992-05-29 | 2000-10-03 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| US4271421A (en) * | 1977-01-26 | 1981-06-02 | Texas Instruments Incorporated | High density N-channel silicon gate read only memory |
| US4685196A (en) * | 1985-07-29 | 1987-08-11 | Industrial Technology Research Institute | Method for making planar FET having gate, source and drain in the same plane |
| JPS62296472A (ja) * | 1986-06-16 | 1987-12-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| FR2625044B1 (fr) * | 1987-12-18 | 1990-08-31 | Commissariat Energie Atomique | Transistor mos a extremite d'interface dielectrique de grille/substrat relevee et procede de fabrication de ce transistor |
| US5198378A (en) * | 1988-10-31 | 1993-03-30 | Texas Instruments Incorporated | Process of fabricating elevated source/drain transistor |
| US5248893A (en) * | 1990-02-26 | 1993-09-28 | Advanced Micro Devices, Inc. | Insulated gate field effect device with a smoothly curved depletion boundary in the vicinity of the channel-free zone |
| US5108937A (en) * | 1991-02-01 | 1992-04-28 | Taiwan Semiconductor Manufacturing Company | Method of making a recessed gate MOSFET device structure |
| KR940002400B1 (ko) * | 1991-05-15 | 1994-03-24 | 금성일렉트론 주식회사 | 리세스 게이트를 갖는 반도체장치의 제조방법 |
| US5342796A (en) * | 1991-05-28 | 1994-08-30 | Sharp Kabushiki Kaisha | Method for controlling gate size for semiconduction process |
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| US5448094A (en) * | 1994-08-23 | 1995-09-05 | United Microelectronics Corp. | Concave channel MOS transistor and method of fabricating the same |
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-
1995
- 1995-01-04 JP JP7000039A patent/JP2624948B2/ja not_active Expired - Fee Related
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