DE4447254A1 - Verfahren zur Herstellung eines Metalloxid-Halbleiterfeldeffekttransistors - Google Patents
Verfahren zur Herstellung eines Metalloxid-HalbleiterfeldeffekttransistorsInfo
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Description
Die vorliegende Erfindung betrifft ein Verfahren zur Herstel
lung eines Metalloxidhalbleiterfeldeffekttransistors
(MOSFET) einer Halbleiterschaltung, und insbesondere ein
Verfahren zur Herstellung eines MOSFET, das dazu geeignet
ist, die Topologie einer Gate-Elektrode des MOSFET zu redu
zieren oder zu verkleinern.
MOSFET-Transistoren werden üblicherweise in einer Halbleiter
schaltung verwendet. Ein derartiger MOSFET umfaßt eine Gate-
Elektrode, die auf einem aktiven Bereich eines Halbleiter
substrats ausgebildet und von dem Halbleitersubstrat isoliert
ist, und eine Source und einen Drain, die jeweils auf gegen
überliegenden Enden des Halbleitersubstrats ausgebildet sind
und eine Verbindungs- oder Grenzschichtstruktur haben. Leiter
stehen jeweils in Kontakt mit der Source und dem Drain der
art, daß der MOSFET an andere Elemente angeschlossen ist, wo
durch eine Schaltung ausgebildet wird.
Bei einer hochintegrierten Halbleiterschaltung überlappen
mehrschichtige Leiter das Halbleitersubstrat, wodurch die To
pologie der Halbleiterschaltung erhöht oder vergrößert wird.
Eine derartige Vergrößerung der Topologie resultiert in einem
unerwünschten Rest oder Überstand, der nach der Musterausbil
dung auf der oberen Schicht erzeugt wird, die über die Mehr
schichtstruktur niedergeschlagen ist, oder in der Ausbildung
eines ungenauen Musters.
Ein herkömmliches Verfahren zur Herstellung eines MOSFET, der
die übliche Struktur hat, wird in Verbindung mit Fig. 1 nach
folgend erläutert.
Gemäß dem in Fig. 1 gezeigten Verfahren wird zunächst auf ei
nem P-Typ Siliciumsubstrat 1 eine Maske derart ausgebildet,
daß ein vorbestimmter Feldbereich des Siliciumsubstrats 1
durch die Maske freigelegt wird. Unter Verwendung der Maske
werden P⁺-Typ Ionen in das Siliciumsubstrat 1 implantiert,
wodurch Kanalstopper- oder Sperrbereiche 2 ausgebildet wer
den. Daraufhin wird ein Feldoxidfilm 3 auf dem Silicium
substrat 1 ausgebildet. Auf einem Abschnitt des Silicium
substrats 1, der einem aktiven Bereich entspricht, werden ein
Gate-Oxidfilm 4 und eine Gate-Elektrode 5, die aus einem Po
lysiliciumfilm bestehen, daraufhin ausgebildet. Darauffolgend
werden N⁻-Typ Ionen in das Siliciumsubstrat 1 implantiert.
Nach der Implantierung der N--Typ Ionen werden Isolierfilmab
standhalter 6 auf Seitenwänden der Gate-Elektrode 5 jeweils
ausgebildet. N⁺-Typ Ionen werden daraufhin in das Silicium
substrat 1 implantiert, wodurch eine Source 7A und ein Drain
7B ausgebildet werden. Über der gesamten freiliegenden Ober
fläche der resultierenden Struktur wird ein Zwischenschicht
isolierfilm 8 ausgebildet. Der Zwischenschichtisolierfilm 8
wird daraufhin einer Ätzung derart unterworfen, daß Kontakt
löcher 9 ausgebildet werden, durch welche die Source 7A und
der Drain 7B jeweils freigelegt werden. Schließlich wird eine
Metallverdrahtung 10, die in Kontakt mit der Source 7A und
dem Drain 7B steht, auf der resultierenden Struktur ausgebil
det.
Gemäß dem herkömmlichen Verfahren tritt jedoch eine Vergröße
rung der Topologie auf, weil die Gate-Elektrode von der obe
ren Oberfläche der Siliciumstruktur vorsteht. Das herkömmli
che Verfahren hat deshalb ein Problem, daß ein zusätzlicher
Einebnungsprozeßschritt nach dem Ausbilden der oberen Schicht
erforderlich ist. Das herkömmliche Verfahren hat auch das
Problem, daß auf der Oberfläche des Substrats ein Spike- oder
Spitzen- oder Spitzenausbildungsphänomen auftritt, weil die
Metallverdrahtung sich in direktem Kontakt mit der Source und
dem Drain befindet.
Eine Aufgabe der vorliegenden Erfindung besteht deshalb
darin, ein Verfahren zur Herstellung eines MOSFET-Transistors
zu schaffen, das dazu in der Lage ist, eine Verminderung oder
Verkleinerung der Topologie zu ermöglichen.
Gelöst wird diese Aufgabe durch die Merkmale des Anspruchs 1.
Vorteilhafte Weiterbildung der Erfindung sind in den vom An
spruch 1 abhängigen Unteransprüchen angegeben.
Demnach sieht die Erfindung die Ausbildung eines Grabens auf
einem Siliciumsubstrat und die Ausbildung einer Gate-Elek
trode im Graben vor.
Eine weitere Aufgabe der Erfindung besteht darin, ein Verfah
ren zur Herstellung eines MOSFET zu schaffen, das dazu geeig
net ist, das Auftreten des Spitzenausbildungsphänomens zu
verhindern.
Diese Aufgabe wird durch die Merkmale des Anspruchs 4 bzw.
des Anspruchs 7 gelöst. Vorteilhafte Weiterbildungen dieses
Aspekts der Erfindung sind in den von diesen Ansprüchen
abhängigen Unteransprüchen angegeben.
Gemäß der vorliegenden Erfindung schafft die Erfindung ein
Verfahren zur Herstellung eines Metalloxidhalbleiterfeld
effekttransistors, umfassend die Schritte: Ausbilden eines
Musters für eine Elementisoliermaske auf einem Silicium
substrat derart, daß das Siliciumsubstrat einen freiliegenden
Abschnitt hat, der in einem aktiven Bereich angeordnet ist,
der einen vorbestimmten Bereich enthält, wo die Gate-Elek
trode ausgebildet werden soll, Ausbilden eines Feldoxidfilms
auf dem freiliegenden Abschnitt des Siliciumsubstrats durch
Verwenden eines thermischen Oxidationsprozesses und gleich
zeitiges Ausbilden eines temporären Feldoxidfilms an dem vor
bestimmten Bereich, wo die Gate-Elektrode ausgebildet werden
soll, Implantieren von Verunreinigungsionen eines Leitungs
typs, der sich von demjenigen des Siliciumsubstrats unter
scheidet, mit hoher Konzentration in freiliegenden Abschnit
ten des Siliciumsubstrats, wodurch eine Source und ein Drain
ausgebildet werden, und daraufhin Entfernen des Elementiso
liermaskenmusters, Ätzen des temporären Feldoxidfilms, wo
durch ein Graben in dem Siliciumsubstrat ausgebildet wird,
Ausbilden eines Gate-Oxidfilms und einer Gate-Elektrode auf
einer Bodenfläche des Grabens, und Implantieren von Verunrei
nigungsionen des Leitungstyps, der sich von demjenigen des
Siliciumsubstrats unterscheidet, in geringer Konzentration in
freiliegenden Abschnitten des Siliciumsubstrats, wodurch ge
ringfügig dotierte Bereiche jeweils an gegenüberliegenden En
den der Gate-Elektrode derart ausgebildet werden, daß die
Gate-Elektrode eine kleine Topologie hat.
Nachfolgend wird die Erfindung anhand der Zeichnungen bei
spielhaft näher erläutert; es zeigen
Fig. 1 eine Querschnittsansicht zur Verdeutlichung eines her
kömmlichen Verfahrens zur Herstellung eines MOSFET-Transi
stors mit üblicher Struktur,
Fig. 2A bis 2D Querschnittsansichten, die jeweils ein Verfah
ren zur Herstellung eines MOSFET-Transistors gemäß einer er
sten Ausführungsform der vorliegenden Erfindung verdeutli
chen,
Fig. 3A bis 3E Querschnittsansichten, die jeweils ein Verfah
ren zur Herstellung eines MOSFET-Transistors gemäß einer
zweiten Ausführungsform der vorliegenden Erfindung verdeutli
chen,
Fig. 4A und 4B Querschnittsansichten, die jeweils ein Verfah
ren zur Herstellung eines MOSFET-Transistors gemäß einer
dritten Ausführungsform der vorliegenden Erfindung verdeutli
chen, und
Fig. 5 eine Querschnittsansicht eines Verfahrens zur Herstel
lung eines MOSFET-Transistors gemäß einer vierten Ausfüh
rungsform der vorliegenden Erfindung.
Fig. 1 wurde einleitend zum Stand der Technik erläutert.
Die Erfindung wird nunmehr zunächst anhand der Fig. 2A bis 2D
erläutert, die Querschnittsansichten zeigen, die jeweils ein
Verfahren zur Herstellung eines MOSFET-Transistors gemäß ei
ner ersten Ausführungsform der vorliegenden Erfindung ver
deutlichen.
Gemäß dieser Ausführungsform werden ein Oxidfilm 11 und ein
Nitridfilm 12 aufeinanderfolgend über einen P-Typ Silicium
substrat 1 ausgebildet, wie in Fig. 2A gezeigt. Der Oxidfilm
11 und der Nitridfilm 12 werden einem lokalen Siliciumoxida
tions-(LOCOS)prozeß derart unterworfen, daß Bereiche der
Filme 11 und 12 geätzt werden, die an einem′ Feldbereich B an
geordnet sind, wodurch ein Muster für eine Elementisolier
maske ausgebildet wird. Zu diesem Zeitpunkt werden Abschnitte
des Oxidfilms 11 und des Nitridfilms 12, die an einem Ab
schnitt eines aktiven Bereichs A angeordnet sind, wo eine
Gate-Elektrode auszubilden ist, (geätzt), wodurch ein Muster
für die Gate-Elektrode ausgebildet wird. In diesem Zustand
wird die Implantierung von P⁺-Typ Ionen durchgeführt. Durch
die Ionenimplantierung werden Kanalsperr- oder Stopperberei
che 2 in dem Siliciumsubstrat 1 ausgebildet.
Der LOCOS-Prozeß kann durchgeführt werden, nachdem der Oxid
film 11, ein (nicht gezeigter) Polysiliciumfilm und der Ni
tridfilm 12 über dem Siliciumsubstrat 1 aufeinanderfolgend
ausgebildet worden sind.
Ein Feldoxidfilm 3 wird auf freiliegenden Bereiche des Si
liciumsubstrats 1 unter Verwendung eines thermischen Oxida
tionsprozesses, wie in Fig. 2B gezeigt, ausgebildet. Gleich
zeitig wird außerdem ein temporärer Feldoxidfilm 14 auf einem
Abschnitt des aktiven Bereichs A ausgebildet, wo die Gate-
Elektrode ausgebildet werden soll. Daraufhin werden die Mu
ster des Nitridfilms 12 und des Oxidfilms 11 entfernt. N⁺-Typ
Ionen werden daraufhin in den freiliegenden Bereichen des Si
liciumsubstrats 1 implantiert, wodurch eine Source 16A und
ein Drain 16B ausgebildet werden.
Ein Photoresistfilmmuster 18 wird daraufhin über der resul
tierenden Struktur derart ausgebildet, daß es nicht über dem
temporären Feldoxidfilm 14 angeordnet ist, so daß der tempo
räre Feldoxidfilm 14 darauffolgend entfernt wird, wie in Fig.
2C gezeigt. Daraufhin wird der freiliegende temporäre Feld
oxidfilm 14 unter Verwendung eines isotropen Ätzprozesses
entfernt, wodurch ein Graben 19 ausgebildet wird.
Das Photoresistfilmmuster 18 wird daraufhin entfernt, wie in
Fig. 2D gezeigt. In dem Graben 19 werden ein Gate-Oxidfilm 20
und eine Gate-Elektrode 22 daraufhin ausgebildet, die aus ei
nem dotierten Gate-Polysiliciumfilm bestehen. Darauffolgend
werden N⁻-Typ Ionen in den freiliegenden Bereichen des Si
liciumsubstrats 1 implantiert, wodurch N⁻-Bereiche 23 jeweils
an gegenüberliegenden unteren Enden der Gate-Elektrode 22
ausgebildet werden.
Gemäß der vorstehend erläuterten ersten Ausführungsform der
vorliegenden Erfindung wird eine Verminderung oder Verkleine
rung der Topologie durch Ausbilden der Gate-Elektrode 22 in
dem Graben 19 erreicht.
Die Fig. 3A bis 3E zeigen Querschnittsansichten, die jeweils
ein Verfahren zur Herstellung eines MOSFET-Transistors gemäß
einer zweiten Ausführungsform der vorliegenden Erfindung ver
deutlichen. In den Fig. 3A bis 3E sind Elemente, die denjeni
gen in den Fig. 2A bis 2D entsprechen, mit denselben Bezugs
ziffern bezeichnet.
Gemäß dieser Ausführungsform werden ein Oxidfilm 11 und ein
Nitridfilm 12 aufeinanderfolgend über einem P-Typ Silicium
substrat 1 ausgebildet, wie in Fig. 3A gezeigt. Der Oxidfilm
11 und der Nitridfilm 12 werden einem LOCOS-Prozeß derart un
terworfen, daß Abschnitte des Films 11 und 12, die an einem
Feldbereich B angeordnet sind, geätzt werden, wodurch ein Mu
ster für eine Elementisoliermaske ausgebildet wird. Zu diesem
Zeitpunkt werden Abschnitte des Oxidfilms 11 und des Nitrid
films 12, die an einem Abschnitt eines aktiven Bereichs A an
geordnet sind, wo eine Gate-Elektrode ausgebildet werden
soll, (geätzt), wodurch ein Muster für die Gate-Elektrode
ausgebildet wird. Unter dieser Bedingung wird eine Implantie
rung von P⁺-Typ Ionen durchgeführt. Durch die Ionenimplantie
rung werden Kanalsperr- bzw. Stopperbereiche 2 in dem Silici
umsubstrat 1 ausgebildet.
Der LOCOS-Prozeß kann durchgeführt werden, nachdem der Oxid
film 11, ein (nicht gezeigter) Polysiliciumfilm und der Ni
tridfilm 12 über dem Siliciumsubstrat 1 aufeinanderfolgend
ausgebildet worden sind.
Ein Feldoxidfilm 3 wird auf den freiliegenden Abschnitten des
Siliciumsubstrats 1 unter Verwendung eines thermischen Oxida
tionsprozesses ausgebildet, wie in Fig. 3B gezeigt. Gleich
zeitig wird ein temporärer Feldoxidfilm 14 ebenfalls auf dem
Abschnitt des aktiven Bereichs A ausgebildet, wo die Gate-
Elektrode ausgebildet werden soll. Daraufhin werden die Mu
ster des Nitridfilms 12 und des Oxidfilms 11 entfernt. Ein
erstes Photoresistfilmmuster 15 wird daraufhin auf dem Feld
oxidfilm 3 und dem temporären Feldoxidfilm 14 ausgebildet.
Nach der Ausbildung des ersten Photoresistfilmmusters 15 wer
den N⁺-Typ Ionen in freiliegenden Abschnitten des Silicium
substrats 1 implantiert, wodurch eine Source 16A und ein
Drain 16B ausgebildet werden.
Daraufhin wird das erste Photoresistfilmmuster 15 entfernt,
wie in Fig. 3C gezeigt. Über der gesamten freiliegenden Ober
fläche der resultierenden Struktur wird ein zweiter Polysi
liciumfilm 17 mit einer vorbestimmten Dicke aufgetragen. Über
dem zweiten Polysiliciumfilm 17 wird daraufhin ein zweites
Photoresistfilmmuster 18 ausgebildet. Das zweite Photoresist
filmmuster 18 ist nicht über dem temporären Feldoxidfilm 14
angeordnet, so daß darauffolgend der temporäre Feldoxidfilm
14 entfernt wird. Der zweite Polysiliciumfilm 17 wird darauf
hin einem anisotropen Ätzen derart unterworfen, daß sein
freiliegender Abschnitt entfernt wird. Daraufhin wird der
temporäre Feldoxidfilm 14, der nach dem teilweisen Entfernen
des zweiten Polysiliciumfilms 17 freiliegt, unter Verwendung
eines isotropen Ätzprozesses entfernt, wodurch ein Kanal 19
ausgebildet wird.
Daraufhin wird das zweite Photoresistfilmmuster 18 entfernt,
wie in Fig. 3D gezeigt. In dem Graben 19 werden ein Gate-
Oxidfilm 20 und eine Gate-Elektrode 22 daraufhin ausgebildet,
die aus einem dotierten Gate-Polysiliciumfilm bestehen. Dar
auffolgend werden N--Typ Ionen in freiliegenden Abschnitten
des Siliciumsubstrats 1 implantiert, wodurch N⁻-Bereiche 23
jeweils an gegenüberliegenden unteren Enden der Gate-Elek
trode 22 ausgebildet werden.
Über der gesamten freiliegenden Oberfläche der resultierenden
Struktur wird daraufhin ein Niedertemperatur-Oxidfilm nieder
geschlagen, wie in Fig. 3E gezeigt. Der Niedertemperatur-
Oxidfilm wird vollständig geätzt, wodurch Niedertemperatur-
Filmabstandhalter 24 jeweils an Seitenwänden der Gate-Elek
trode 22 ausgebildet werden. Daraufhin wird ein Silicidfilm
25 selektiv auf der zweiten Polysiliciumfilm 17 und der Gate-
Elektrode 22 ausgebildet. Über der gesamten freiliegenden
Oberfläche der resultierenden Struktur wird ein Zwischen
schichtisolierfilm 26 niedergeschlagen. Schließlich wird auf
dem Zwischenschichtisolierfilm 26 eine Metallverdrahtung 27
ausgebildet. Die Metallverdrahtung 27 steht in Kontakt mit
dem Silicidfilm 25, der elektrisch an die Source 16A und den
Drain 16B angeschlossen ist. Der Silicidfilm 25 kann durch
selektives Niederschlagen eines Übergangsmetalls und darauf
hin thermisches Behandeln des Übergangsmetallfilms ausgebil
det werden.
Gemäß der vor stehend erläuterten zweiten Ausführungsform der
vorliegenden Erfindung wird eine Verminderung oder Verkleine
rung der Topologie durch Ausbilden der Gate-Elektrode 22 in
dem Graben 19 erreicht. Das Auftreten des Spitzenausbil
dungsphänomens wird ebenfalls durch Anschließen der Metall
verdrahtung 27 an den Silicidfilm 25 vermieden.
Die Fig. 4A und 4B zeigen Querschnittsansichten, die jeweils
ein Verfahren zur Herstellung eines MOSFET-Transistors gemäß
einer dritten Ausführungsform der vorliegenden Erfindung ver
anschaulichen. In den Fig. 4A und 4B sind Elemente, die den
jenigen in den Fig. 3A bis 3E entsprechen durch dieselben Be
zugsziffern bezeichnet.
Gemäß dieser Ausführungsform werden dieselben Schritte wie
diejenigen ausgeführt, die in den Fig. 2A bis 2C gezeigt
sind. Nach Beendigung des Schritts von Fig. 3C wird das zwei
te Photoresistfilmmuster 18 entfernt, wodurch ein Graben 19
ausgebildet wird, wie in Fig. 4A gezeigt. Darauffolgend wird
eine Gate-Elektrode 22, die aus einem Gate-Oxidfilm 20 und
einem dotierten Polysiliciumfilm besteht, in dem Graben 19
ausgebildet. Über der gesamten freiliegenden Oberfläche der
resultierenden Struktur wird daraufhin ein Phosphorsilikat
glas-(PSG)film 31 aufgetragen. Der PSG-Film 31 wird daraufhin
einer thermischen Behandlung bei einer hohen Temperatur un
terworfen. Daraufhin werden N⁻-Typ Ionen in freiliegenden Ab
schnitten des Siliciumsubstrats 1 implantiert, wodurch N⁻-Be
reiche 32 jeweils an gegenüberliegenden Enden der Gate-Elek
trode 22 ausgebildet werden.
Der PSG-Film 31 wird daraufhin vollständig geätzt, wodurch
Isolierabstandhalter 33 jeweils an Seitenwänden der Gate-
Elektrode 22 ausgebildet werden, wie in Fig. 4B gezeigt. Dar
aufhin wird ein Silicidfilm 34 selektiv auf dem zweiten Poly
siliciumfilm 17 und der Gate-Elektrode 22 ausgebildet. Über
die gesamte freiliegende Oberfläche der resultierenden Struk
tur wird ein Zwischenschichtisolierfilm 35 niedergeschlagen.
Schließlich wird auf dem Zwischenschichtisolierfilm 26 eine
Metallverdrahtung 36 ausgebildet. Die Metallverdrahtung 36
steht in Kontakt mit dem Silicidfilm 34, der elektrisch an
die Source 16A und den Drain 16B angeschlossen ist. Der Si
licidfilm 34 kann durch selektives Niederschlagen eines Über
gangsmetalls und daraufhin thermisches Behandeln des Über
gangsmetallfilms ausgebildet werden.
Fig. 5 zeigt eine Querschnittsansicht zur Verdeutlichung ei
nes Verfahrens zur Herstellung eines MOSFET-Transistors gemäß
einer vierten Ausführungsform der vorliegenden Erfindung. In
Fig. 5 sind Elemente, die jeweils denjenigen in den Fig. 4A
und 4B entsprechen, mit denselben Bezugsziffern bezeichnet.
Gemäß dieser Ausführungsform werden dieselben Schritte durch
geführt, wie diejenigen, die in den Fig. 3A bis 3D gezeigt
sind. Nach Beendigung des Schritts von Fig. 3D werden ein
(nicht gezeigter) Übergangsmetallfilm und ein Oxidfilm 37
über der resultierenden Struktur niedergeschlagen. Die resul
tierende Struktur wird daraufhin einer thermischen Behandlung
bei einer hohen Temperatur unterworfen. Daraufhin wird ein
Silicidfilm 34 selektiv auf dem zweiten Polysiliciumfilm 17
und der Gate-Elektrode 22 ausgebildet. Der verbleibende Über
gangsfilm wird daraufhin oxidiert, wodurch ein Übergangsme
talloxidfilm 38 ausgebildet wird. Über der gesamten freilie
genden Oberfläche der resultierenden Struktur wird ein Zwi
schenschichtisolierfilm 35 niedergeschlagen. Schließlich wird
eine Metallverdrahtung 36 auf dem Zwischenschichtisolierfilm
26 ausgebildet. Die Metallverdrahtung 36 steht in Kontakt mit
dem Silicidfilm 34, der elektrisch an die Source 16A und den
Drain 16B angeschlossen ist.
Wie aus der vorstehenden Beschreibung hervorgeht, ist es mög
lich, die Topologie der Gate-Elektrode eines MOSFET-Transi
stors zu vermindern oder zu verkleinern, der auf dem Silicid
substrat durch den temporären Feldoxidfilm gemäß der vorlie
genden Erfindung ausgebildet ist. Das Auftreten des Spitzen
ausbildungsphänomens wird durch die Ausbildung des zweiten
Polysiliciumfilms und des Silicidfilms auf der Source und dem
Drain und durch Inkontaktbringen der Metallverdrahtung mit
dem Silicidfilm ebenfalls vermieden. Da der zweite Polysi
liciumfilm und der Silicidfilm sich mit dem Feldoxidfilm
überlappen, wird ein vergrößerter Kontaktrand der Metallver
drahtung erhalten.
Obwohl die bevorzugten Ausführungsformen der Erfindung bei
spielhaft vorstehend erläutert worden sind, erschließen sich
dem Fachmann verschiedene Modifikationen, Zusätze und Er
sätze, die möglich sind, ohne vom Geist und Umfang der in den
beiliegenden Ansprüchen offenbarten Erfindung abzuweichen.
Claims (9)
1. Verfahren zur Herstellung eines Metalloxidhalbleiterfeld
effekttransistors, umfassend die Schritte:
Ausbilden eines Musters für eine Elementisoliermaske auf einem Siliciumsubstrat derart, daß das Siliciumsubstrat einen freiliegenden Abschnitt hat, der in einem aktiven Bereich angeordnet ist, der einen vorbestimmten Bereich enthält, wo die Gate-Elektrode ausgebildet werden soll,
Ausbilden eines Feldoxidfilms auf dem freiliegenden Ab schnitt des Siliciumsubstrats durch Verwenden eines ther mischen Oxidationsprozesses und gleichzeitiges Ausbilden eines temporären Feldoxidfilms an dem vorbestimmten Be reich, wo die Gate-Elektrode ausgebildet werden soll,
Implantieren von Verunreinigungsionen eines Leitungstyps, der sich von demjenigen des Siliciumsubstrats unterschei det, mit hoher Konzentration in freiliegenden Abschnitten des Siliciumsubstrats, wodurch eine Source und ein Drain ausgebildet werden und daraufhin Entfernen des Element isoliermaskenmusters,
Ätzen des temporären Feldoxidfilms, wodurch ein Graben in dem Siliciumsubstrat ausgebildet wird,
Ausbilden eines Gate-Oxidfilms und einer Gate-Elektrode auf einer Bodenfläche des Grabens, und
Implantieren von Verunreinigungsionen des Leitungstyps, der sich von demjenigen des Siliciumsubstrats unterschei det, in geringer Konzentration in freiliegenden Abschnit ten des Siliciumsubstrats, wodurch geringfügig dotierte Bereiche jeweils an gegenüberliegenden Enden der Gate- Elektrode derart ausgebildet werden, daß die Gate-Elek trode eine kleine Topologie hat.
Ausbilden eines Musters für eine Elementisoliermaske auf einem Siliciumsubstrat derart, daß das Siliciumsubstrat einen freiliegenden Abschnitt hat, der in einem aktiven Bereich angeordnet ist, der einen vorbestimmten Bereich enthält, wo die Gate-Elektrode ausgebildet werden soll,
Ausbilden eines Feldoxidfilms auf dem freiliegenden Ab schnitt des Siliciumsubstrats durch Verwenden eines ther mischen Oxidationsprozesses und gleichzeitiges Ausbilden eines temporären Feldoxidfilms an dem vorbestimmten Be reich, wo die Gate-Elektrode ausgebildet werden soll,
Implantieren von Verunreinigungsionen eines Leitungstyps, der sich von demjenigen des Siliciumsubstrats unterschei det, mit hoher Konzentration in freiliegenden Abschnitten des Siliciumsubstrats, wodurch eine Source und ein Drain ausgebildet werden und daraufhin Entfernen des Element isoliermaskenmusters,
Ätzen des temporären Feldoxidfilms, wodurch ein Graben in dem Siliciumsubstrat ausgebildet wird,
Ausbilden eines Gate-Oxidfilms und einer Gate-Elektrode auf einer Bodenfläche des Grabens, und
Implantieren von Verunreinigungsionen des Leitungstyps, der sich von demjenigen des Siliciumsubstrats unterschei det, in geringer Konzentration in freiliegenden Abschnit ten des Siliciumsubstrats, wodurch geringfügig dotierte Bereiche jeweils an gegenüberliegenden Enden der Gate- Elektrode derart ausgebildet werden, daß die Gate-Elek trode eine kleine Topologie hat.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
das Elementisoliermaskenmuster eine Schichtstruktur, ein
schließlich einem Oxidfilm und einem Nitridfilm hat.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
das Isoliermaskenmuster eine Schichtstruktur einschließ
lich einem Oxidfilm, einem Polysiliciumfilm und einem Ni
tridfilm hat.
4. Verfahren zur Herstellung eines Metalloxidhalbleiterfeld
effekttransistors, umfassend die Schritte:
Ausbilden eines Musters für eine Elementisoliermaske auf einem Siliciumsubstrat derart, daß das Siliciumsubstrat einen freiliegenden Abschnitt hat, der in einem aktiven Bereich angeordnet ist, der einen vorbestimmten Bereich enthält, wo die Gate-Elektrode ausgebildet werden soll,
Ausbilden eines Feldoxidfilms auf dem freiliegenden Ab schnitt des Siliciumsubstrats durch Verwenden eines ther mischen Oxidationsprozesses und gleichzeitiges Ausbilden eines temporären Feldoxidfilms an dem vorbestimmten Be reich, wo die Gate-Elektrode ausgebildet werden soll,
Implantieren von Verunreinigungsionen eines Leitungstyps, der sich von demjenigen des Siliciumsubstrats unterschei det, mit hoher Konzentration in freiliegenden Abschnitten des Siliciumsubstrats, wodurch eine Source und ein Drain ausgebildet werden, und daraufhin Entfernen des Element isoliermaskenmusters,
Niederschlagen eines Polysiliciumfilms über der gesamten freiliegenden Oberfläche der resultierenden Struktur, die nach der Entfernung des Elementisoliermaskenmusters er halten wird, und daraufhin Ausbilden eines Photoresist filmmusters auf dem Polysiliciumfilm derart, daß das Pho toresistfilmmuster nicht über dem temporären Feldoxidfilm angeordnet ist,
Ätzen des freiliegenden Bereichs des Polysiliciumfilms und des temporären Feldoxidfilms, wodurch ein Graben in dem Siliciumsubstrat ausgebildet wird,
Ausbilden eines Gate-Oxidfilms und einer Gate-Elektrode auf einer Bodenfläche des Grabens,
Implantieren von Verunreinigungsionen des Leitungstyps, der sich von demjenigen des Siliciumsubstrats unterschei det, in geringer Konzentration in freiliegenden Abschnit ten des Siliciumsubstrats, wodurch geringfügig dotierte Bereiche jeweils an gegenüberliegenden Enden der Gate- Elektrode derart ausgebildet werden, und
Ausbilden von Isolierfilmabstandhalter jeweils an Seiten wänden der Gate-Elektrode, und daraufhin selektives Aus bilden eines Silicidfilms auf der Gate-Elektrode und dem Polysiliciumfilm, so daß die Gate-Elektrode eine kleine Topologie hat und der Siliciumfilm auf der Source und dem Drain niedergeschlagen ist.
Ausbilden eines Musters für eine Elementisoliermaske auf einem Siliciumsubstrat derart, daß das Siliciumsubstrat einen freiliegenden Abschnitt hat, der in einem aktiven Bereich angeordnet ist, der einen vorbestimmten Bereich enthält, wo die Gate-Elektrode ausgebildet werden soll,
Ausbilden eines Feldoxidfilms auf dem freiliegenden Ab schnitt des Siliciumsubstrats durch Verwenden eines ther mischen Oxidationsprozesses und gleichzeitiges Ausbilden eines temporären Feldoxidfilms an dem vorbestimmten Be reich, wo die Gate-Elektrode ausgebildet werden soll,
Implantieren von Verunreinigungsionen eines Leitungstyps, der sich von demjenigen des Siliciumsubstrats unterschei det, mit hoher Konzentration in freiliegenden Abschnitten des Siliciumsubstrats, wodurch eine Source und ein Drain ausgebildet werden, und daraufhin Entfernen des Element isoliermaskenmusters,
Niederschlagen eines Polysiliciumfilms über der gesamten freiliegenden Oberfläche der resultierenden Struktur, die nach der Entfernung des Elementisoliermaskenmusters er halten wird, und daraufhin Ausbilden eines Photoresist filmmusters auf dem Polysiliciumfilm derart, daß das Pho toresistfilmmuster nicht über dem temporären Feldoxidfilm angeordnet ist,
Ätzen des freiliegenden Bereichs des Polysiliciumfilms und des temporären Feldoxidfilms, wodurch ein Graben in dem Siliciumsubstrat ausgebildet wird,
Ausbilden eines Gate-Oxidfilms und einer Gate-Elektrode auf einer Bodenfläche des Grabens,
Implantieren von Verunreinigungsionen des Leitungstyps, der sich von demjenigen des Siliciumsubstrats unterschei det, in geringer Konzentration in freiliegenden Abschnit ten des Siliciumsubstrats, wodurch geringfügig dotierte Bereiche jeweils an gegenüberliegenden Enden der Gate- Elektrode derart ausgebildet werden, und
Ausbilden von Isolierfilmabstandhalter jeweils an Seiten wänden der Gate-Elektrode, und daraufhin selektives Aus bilden eines Silicidfilms auf der Gate-Elektrode und dem Polysiliciumfilm, so daß die Gate-Elektrode eine kleine Topologie hat und der Siliciumfilm auf der Source und dem Drain niedergeschlagen ist.
5. Verfahren nach Anspruch 4, gekennzeichnet durch den wei
teren Schritt: Implantieren von Verunreinigungsionen des
selben Leitungstyps wie derjenige des Siliciumsubstrats
in hoher Konzentration in einem freiliegenden Abschnitt
des Siliciumsubstrats unmittelbar nach der Ausbildung des
Elementisoliermaskenmusters, wodurch Kanalsperrbereiche
ausgebildet werden.
6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß
der Schritt des Ausbildens des Silicidfilms die Schritte
umfaßt: Niederschlagen eines Übergangsmetallfilms über
der gesamten freiliegenden Oberfläche der resultierenden
Struktur, die nach der Ausbildung des Elementisoliermas
kenmusters erhalten wird, thermisches Behandeln der re
sultierenden Struktur, die nach dem Niederschlagen des
Übergangsmetallfilms erhalten wird, wodurch ein Silicid
film auf der Gate-Elektrode und dem Polysiliciumfilm aus
gebildet wird, und daraufhin Entfernen des verbliebenen
Übergangsmetallfilms.
7. Verfahren zur Herstellung eines Metalloxidhalbleiterfeld
effekttransistors, umfassend die Schritte:
Ausbilden eines Musters für eine Elementisoliermaske auf einem Siliciumsubstrat derart, daß das Siliciumsubstrat einen freiliegenden Abschnitt hat, der in einem aktiven Bereich angeordnet ist, der einen vorbestimmten Bereich enthält, wo die Gate-Elektrode ausgebildet werden soll,
Ausbilden eines Feldoxidfilms auf dem freiliegenden Ab schnitt des Siliciumsubstrats durch Verwenden eines ther mischen Oxidationsprozesses und gleichzeitiges Ausbilden eines temporären Feldoxidfilms an dem vorbestimmten Be reich, wo die Gate-Elektrode ausgebildet werden soll,
Implantieren von Verunreinigungsionen eines Leitungstyps, der sich von derjenigen des Siliciumsubstrats unterschei det, mit hoher Konzentration in freiliegenden Abschnitten des Siliciumsubstrats, wodurch eine Source und ein Drain ausgebildet werden, und daraufhin Entfernen des Element isoliermaskenmusters,
Niederschlagen eines Polysiliciumfilms über der gesamten freiliegenden Oberfläche der resultierenden Struktur, die nach der Entfernung des Elementisoliermaskenmusters er halten wird, und daraufhin Ausbilden eines Photoresist filmmusters auf dem Polysiliciumfilm derart, daß das Pho toresistfilmmuster nicht über dem temporären Feldoxidfilm angeordnet ist,
Ätzen des freiliegenden Bereichs des Polysiliciumfilms und des temporären Feldoxidfilms, wodurch ein Graben in dem Siliciumsubstrat ausgebildet wird,
Ausbilden eines Gate-Oxidfilms und einer Gate-Elektrode auf einer Bodenfläche des Grabens,
Ausbilden eines Phosphorsilikatglasfilms über der gesam ten freiliegenden Oberfläche der resultierenden Struktur, die nach der Ausbildung der Gate-Elektrode erhalten wird, thermisches Behandeln der resultierenden Struktur, die nach der Ausbildung des Phosphorsilikatglasfilms erhalten wird bei hoher Temperatur, und daraufhin Implantieren von Verunreinigungsionen in niedriger Konzentration in frei liegenden Abschnitten des Siliciumsubstrats, wodurch ge ringfügig dotierte Bereiche jeweils an gegenüberliegenden Enden der Gate-Elektrode ausgebildet werden,
vollständiges Ätzen des Phosphorsilikatglasfilms, wodurch Phosphorsilikatglasfilmabstandhalter jeweils an Seiten wänden der Gate-Elektrode erhalten werden, und
selektives Ausbilden eines Silicidfilms auf der Gate- Elektrode und dem Polysiliciumfilm derart, daß die Gate- Elektrode eine kleine Topologie hat und der Siliciumfilm auf der Source und dem Drain niedergeschlagen wird.
Ausbilden eines Musters für eine Elementisoliermaske auf einem Siliciumsubstrat derart, daß das Siliciumsubstrat einen freiliegenden Abschnitt hat, der in einem aktiven Bereich angeordnet ist, der einen vorbestimmten Bereich enthält, wo die Gate-Elektrode ausgebildet werden soll,
Ausbilden eines Feldoxidfilms auf dem freiliegenden Ab schnitt des Siliciumsubstrats durch Verwenden eines ther mischen Oxidationsprozesses und gleichzeitiges Ausbilden eines temporären Feldoxidfilms an dem vorbestimmten Be reich, wo die Gate-Elektrode ausgebildet werden soll,
Implantieren von Verunreinigungsionen eines Leitungstyps, der sich von derjenigen des Siliciumsubstrats unterschei det, mit hoher Konzentration in freiliegenden Abschnitten des Siliciumsubstrats, wodurch eine Source und ein Drain ausgebildet werden, und daraufhin Entfernen des Element isoliermaskenmusters,
Niederschlagen eines Polysiliciumfilms über der gesamten freiliegenden Oberfläche der resultierenden Struktur, die nach der Entfernung des Elementisoliermaskenmusters er halten wird, und daraufhin Ausbilden eines Photoresist filmmusters auf dem Polysiliciumfilm derart, daß das Pho toresistfilmmuster nicht über dem temporären Feldoxidfilm angeordnet ist,
Ätzen des freiliegenden Bereichs des Polysiliciumfilms und des temporären Feldoxidfilms, wodurch ein Graben in dem Siliciumsubstrat ausgebildet wird,
Ausbilden eines Gate-Oxidfilms und einer Gate-Elektrode auf einer Bodenfläche des Grabens,
Ausbilden eines Phosphorsilikatglasfilms über der gesam ten freiliegenden Oberfläche der resultierenden Struktur, die nach der Ausbildung der Gate-Elektrode erhalten wird, thermisches Behandeln der resultierenden Struktur, die nach der Ausbildung des Phosphorsilikatglasfilms erhalten wird bei hoher Temperatur, und daraufhin Implantieren von Verunreinigungsionen in niedriger Konzentration in frei liegenden Abschnitten des Siliciumsubstrats, wodurch ge ringfügig dotierte Bereiche jeweils an gegenüberliegenden Enden der Gate-Elektrode ausgebildet werden,
vollständiges Ätzen des Phosphorsilikatglasfilms, wodurch Phosphorsilikatglasfilmabstandhalter jeweils an Seiten wänden der Gate-Elektrode erhalten werden, und
selektives Ausbilden eines Silicidfilms auf der Gate- Elektrode und dem Polysiliciumfilm derart, daß die Gate- Elektrode eine kleine Topologie hat und der Siliciumfilm auf der Source und dem Drain niedergeschlagen wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß
der Schritt des Ausbildens des Siliciumfilms die Schritte
umfaßt: Niederschlagen eines Übergangsmetallfilms über
der gesamten freiliegenden Oberfläche der resultierenden
Struktur, die nach der Ausbildung der Phosphorsilikat
glasfilmabstandhalter erhalten wird, Wärmebehandeln der
resultierenden Struktur, die nach dem Niederschlagen des
Übergangsmetallfilms erhalten wird, wodurch ein Silicid
film auf der Gate-Elektrode und dem Polysiliciumfilm aus
gebildet wird, und daraufhin Entfernen des verbliebenen
Übergangsmetallfilms.
9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß
der Schritt des Ausbildens des Siliciumfilms die Schritte
umfaßt: Niederschlagen eines Übergangsmetallfilms und ei
nes Oxidfilms über der gesamten freiliegenden Oberfläche
der resultierenden Struktur, die nach der Ausbildung der
Phosphorsilikatglasfilmabstandhalter erhalten wird, Wär
mebehandeln der resultierenden Struktur, die nach dem
Niederschlagen des Oxidfilms erhalten wird, wodurch ein
Silicidfilm auf der Gate-Elektrode und dem Polysilicium
film ausgebildet werden, und daraufhin Oxidieren des
Übergangsmetallfilms, der auf den Phosphorsilikatglas
filmabstandhalten angeordnet ist, wodurch ein Übergangs
metalloxidfilm ausgebildet wird.
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Publications (2)
Publication Number | Publication Date |
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Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970060491A (ko) * | 1996-01-26 | 1997-08-12 | 김주용 | 반도체 소자의 제조방법 |
KR100487633B1 (ko) * | 1997-11-28 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
JP3189817B2 (ja) | 1998-12-18 | 2001-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
KR100459872B1 (ko) * | 2003-05-07 | 2004-12-03 | 삼성전자주식회사 | 트렌치 게이트를 갖는 매몰 채널형 트랜지스터 및 그제조방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0321347A1 (de) * | 1987-12-18 | 1989-06-21 | Commissariat A L'energie Atomique | Verfahren zur Herstellung eines MIS-Transistors mit an den Endpunkten erhöhter dielektrischer Gate/Substrat-Grenzfläche |
DE4212829A1 (de) * | 1991-05-15 | 1992-11-19 | Gold Star Electronics | Verfahren zur herstellung von metall-oxid-halbleiter-feldeffekttransistoren |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3095564B2 (ja) * | 1992-05-29 | 2000-10-03 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
US4271421A (en) * | 1977-01-26 | 1981-06-02 | Texas Instruments Incorporated | High density N-channel silicon gate read only memory |
US4685196A (en) * | 1985-07-29 | 1987-08-11 | Industrial Technology Research Institute | Method for making planar FET having gate, source and drain in the same plane |
JPS62296472A (ja) * | 1986-06-16 | 1987-12-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
US5198378A (en) * | 1988-10-31 | 1993-03-30 | Texas Instruments Incorporated | Process of fabricating elevated source/drain transistor |
US5248893A (en) * | 1990-02-26 | 1993-09-28 | Advanced Micro Devices, Inc. | Insulated gate field effect device with a smoothly curved depletion boundary in the vicinity of the channel-free zone |
US5108937A (en) * | 1991-02-01 | 1992-04-28 | Taiwan Semiconductor Manufacturing Company | Method of making a recessed gate MOSFET device structure |
US5342796A (en) * | 1991-05-28 | 1994-08-30 | Sharp Kabushiki Kaisha | Method for controlling gate size for semiconduction process |
US5169796A (en) * | 1991-09-19 | 1992-12-08 | Teledyne Industries, Inc. | Process for fabricating self-aligned metal gate field effect transistors |
JPH06112309A (ja) * | 1992-09-28 | 1994-04-22 | Fujitsu Ltd | 半導体装置の製造方法 |
US5448094A (en) * | 1994-08-23 | 1995-09-05 | United Microelectronics Corp. | Concave channel MOS transistor and method of fabricating the same |
-
1994
- 1994-12-28 US US08/365,293 patent/US5620911A/en not_active Expired - Lifetime
- 1994-12-30 DE DE4447254A patent/DE4447254C2/de not_active Expired - Fee Related
-
1995
- 1995-01-04 JP JP7000039A patent/JP2624948B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0321347A1 (de) * | 1987-12-18 | 1989-06-21 | Commissariat A L'energie Atomique | Verfahren zur Herstellung eines MIS-Transistors mit an den Endpunkten erhöhter dielektrischer Gate/Substrat-Grenzfläche |
DE3884924T2 (de) * | 1987-12-18 | 1994-05-05 | Commissariat Energie Atomique | Verfahren zur Herstellung eines MIS-Transistors mit an den Endpunkten erhöhter dielektrischer Gate/Substrat-Grenzfläche. |
DE4212829A1 (de) * | 1991-05-15 | 1992-11-19 | Gold Star Electronics | Verfahren zur herstellung von metall-oxid-halbleiter-feldeffekttransistoren |
Non-Patent Citations (2)
Title |
---|
IEEE Trans. on Electron Devices, Vol. ED-30, No. 6, June 1983, 681-686 * |
SCHADE: Mikroelektroniktechnologie, Verlag Technik Berlin 1991 * |
Also Published As
Publication number | Publication date |
---|---|
JP2624948B2 (ja) | 1997-06-25 |
US5620911A (en) | 1997-04-15 |
DE4447254C2 (de) | 2003-04-17 |
JPH07211908A (ja) | 1995-08-11 |
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