DE10124413A1 - Halbleiter-Vorrichtung und Verfahren zur Herstellung derselben - Google Patents
Halbleiter-Vorrichtung und Verfahren zur Herstellung derselbenInfo
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Abstract
Es werden eine Halbleiter-Vorrichtung bereitgestellt, die die Betriebseigenschaften von sowohl einem Transistortyp mit isoliertem Gate für die Hochspannung als auch einem Trasistortyp mit isoliertem Gate für die Niederspannung optimiert sowie ein Verfahren zur Herstellung derselben. Speziell wird ein strukturierter Lack (25) der Gestalt ausgebildet, daß er eine Niederspannungsbetriebs-Region (A2) bedeckt, und ein zweiter LDD-Implantationsvorgang des Implantierens von Fremdionen (14) unter Verwendung des Lacks (25) als Maske wird durch einen Siliziumoxidfilm (6) durchgeführt, um dadurch eine Dotierungsregion (13) in der Oberfläche eines Halbleiter-Substrats (1) in einer Hochspannungsbetriebs-Region (A1) auszubilden. Nach diesem Schritt enthält der Siliziumoxidfilm (6) in der Hochspannungsbetriebs-Region (A1) die im zweiten LDD-Implantationsvorgang eingebrachte Dotierung, wohingegen der Siliziumoxidfilm (6) in einer Niederspannungsbetriebs-Region (A2) keine Dotierung enthält. Dies führt dazu, daß in der folgenden Vorbehandlung mit einem Naßprozeß der die Dotierung enthaltende Siliziumoxidfilm (6) in der Hochspannungsbetriebs-Region (A1) in der Dicke verringert wird und der keine Dotierung enthaltende Siliziumoxidfilm (6) in der Niederspannungsbetriebs-Region (A2) nicht in der Dicke verringert wird.
Description
Die vorliegende Erfindung bezieht sich auf eine Halbleiter-
Vorrichtung, die einen Transistortyp mit isoliertem Gate ent
hält und auf ein Verfahren zur Herstellung derselben.
Bei einem der Anmelderin bekannten Verfahren wird eine Halb
leiter-Vorrichtung, die einen Transistortyp mit isoliertem Ga
te, wie zum Beispiel einen MOS-Transistor, enthält, durch ein
Verfahren hergestellt, bei dem ein Hochspannungs-Transistor
und ein Niederspannungs-Transistor (hohe Geschwindigkeit)
gleichzeitig auf einem Chip (Wafer) ausgebildet werden. Dies
bedeutet, um die Anzahl der Schritte so weit wie möglich zu
reduzieren, wurde der Transistortyp mit isoliertem Gate, der
einen Hochspannungsabschnitt und einen Niederspannungsab
schnitt enthält, mit weniger Schritten ausgebildet.
Es war jedoch bis jetzt sehr schwierig, den Hochspannungsab
schnitt und den Niederspannungsabschnitt auf einem derartigen
Niveau zu verwirklichen, daß eine hohe Durchbruchspannung des
Hochspannungsabschnitts und eine hohe Geschwindigkeit beider
Abschnitte gleichzeitig erzielt werden, während eine kleine
Anzahl von Schritten beibehalten wird.
Es ist eine der Anmelderin bekannte Praxis, daß Hoch- und Nie
derspannungsabschnitte in unterschiedlichen Schritten gefer
tigt werden. Ein Gateisolationsfilm für die Hochspannung und
einer für die Niederspannung werden beispielsweise in unter
schiedlichen Schritten ausgebildet und der Schritt einer LDD-
Implantation (eine erste Implantation zur Ausbildung einer Re
gion, die eine LDD-Region wird) wird separat für den Hochspan
nungs-Abschnitt und den Niederspannungs-Abschnitt durchgeführt.
Fig. 24 bis Fig. 28 sind Querschnittsansichten, die eine
Schrittfolge bei einem der Anmelderin bekannten Verfahren zur
Herstellung einer Halbleiter-Vorrichtung, die einen Hochspan
nungs-Transistor und einen Niederspannungs-Transistor enthält,
veranschaulichen. Das der Anmelderin bekannte Verfahren wird
unter Bezugnahme auf diese Figuren beschrieben.
Bezugnehmend auf Fig. 24 wird ein Isolationsfilm 2 mit einer
relativ großen Dicke auf einem Halbleiter-Substrat 1, bei
spielsweise einem Silizium-Substrat, ausgebildet.
Bezugnehmend auf Fig. 25 wird ein strukturierter Lack 3 derge
stalt ausgebildet, daß er die Oberfläche einer Hochspannungs
betriebs-Region A1 bedeckt. Unter Verwendung des Lacks 3 als
Maske wird ein Ätzprozeß am Isolations-Film 2 durchgeführt, um
den auf der Oberfläche einer Niederspannungsbetriebs-Region A2
ausgebildeten Isolations-Film 2 zu entfernen.
Bezugnehmend auf Fig. 26 wird danach der Lack 3 entfernt und
ein Isolations-Film mit einer relativ kleinen Dicke auf der
gesamten Oberfläche ausgebildet. Dadurch wird ein Isolations-
Film 4 in der Niederspannungsbetriebs-Region A2 ausgebildet
und die Dicke des Isolations-Films 2 in der Hochspannungsbe
triebs-Region A1 wird leicht erhöht. Anschließend wird eine
leitende Schicht 5 auf der gesamten Oberfläche abgeschieden.
Bezugnehmend auf Fig. 27 wird die leitende Schicht 5 selektiv
geätzt, so daß ein Gate-Isolations-Film 61 und eine Gate-
Elektrode 62 in der Hochspannungsbetriebs-Region A1 und ein
Gate-Isolations-Film 71 und eine Gate-Elektrode 72 in der Nie
derspannungsbetriebs-Region A2 zur gleichen Zeit ausgebildet
werden. In diesem Fall wird der Gate-Isolations-Film 61 der
Gestalt ausgebildet, daß er eine größere Dicke als der Gate-
Isolations-Film 71 aufweist und die Gate-Elektrode 62 wird der
Gestalt ausgebildet, daß sie eine größere Gatelänge als die
Gate-Elektrode 72 aufweist.
Anschließend wird ein erster LDD-Implantationsvorgang zur Aus
bildung einer Dotierungsregion 63, die eine LDD-Region wird,
durchgeführt. Dies geschieht dadurch, daß, während die Nieder
spannungsbetriebs-Region A2 mit einem ersten Lack (nicht ge
zeigt in Fig. 27) bedeckt ist, Fremdionen 64 lediglich in die
Hochspannungsbetriebs-Region A1 implantiert werden. Ein zwei
ter LDD-Implantationsvorgang zur Ausbildung einer Dotierungs
region 73, die eine LDD-Region wird, wird durchgeführt. Dies
geschieht dadurch, daß, während die Hochspannungsbetriebs-
Region A1 mit einem zweiten Lack (nicht gezeigt in Fig. 27)
bedeckt ist, Fremdionen 74 lediglich in die Niederspannungsbe
triebs-Region A2 implantiert werden.
Daher werden die erste und die zweite LDD-Implantation in un
terschiedlichen Schritten durchgeführt und die Dotierungsregi
on 63 wird gewöhnlich der Gestalt ausgebildet, daß sie tiefer
ist als die Dotierungsregion 73.
Bezugnehmend auf Fig. 28 wird anschließend eine Isolations
schicht (Seitenwand-Film) ausgebildet, die zu einer Unter
schicht-Seitenwand oder einer Oberschicht-Seitenwand wird. Es
folgt ein Rückätzen. Dadurch wird in der Hochspannungsbe
triebs-Region A1 auf der Seitenfläche der Gate-Elektrode 62
eine Seitenwand ausgebildet, die aus einer Oberschicht-
Seitenwand 65 und einer Unterschicht-Seitenwand 66 besteht.
Weiterhin wird in der Niederspannungsbetriebs-Region A2 auf
der Seitenfläche der Gate-Elektrode 72 eine Seitenwand ausge
bildet, die aus einer Oberschicht-Seitenwand 75 und einer Un
terschicht-Seitenwand 76 besteht.
Anschließend wird in den Hochspannungs- und Niederspannungsbe
triebs-Regionen A1 bzw. A2 ein Verfahren zur Ausbildung von
Source/Drain-Regionen durchgeführt, indem Fremdionen 55 von
oben implantiert werden. Bei dieser Implantation werden in der
Hochspannungsbetriebs-Region A1 die Gate-Elektrode 62, die
Oberschicht-Seitenwand 65 und die Unterschicht-Seitenwand 66
als Maske benutzt. In der Niederspannungsbetriebs-Region A2
werden die Gate-Elektrode 72, die Oberschicht-Seitenwand 75
und die Unterschicht-Seitenwand 76 als Maske verwendet. Da
durch werden in der Hochspannungsbetriebs-Region A1 eine Sour
ce/Drain-Region 67 und eine LDD-Region 68 (eine Dotierungsre
gion 63, die unterhalb der Seitenwände 65 und 66 liegt) ausge
bildet. In der Niederspannungsbetriebs-Region A2 werden eine
Source/Drain-Region 77 und eine LDD-Region 78 (eine Dotie
rungsregion 73, die unterhalb der Seitenwände 75 und 76 liegt)
ausgebildet. Es ist zu beachten, daß die LDD-Region auch als
"Erweiterungsregion" bezeichnet wird.
Als Ergebnis davon wird in der Hochspannungsbetriebs-Region A1
ein MOS-Transistor Q11 für die Hochspannung ausgebildet, der
aus dem Gate-Isolations-Film 61, der Gate-Elektrode 62, der
Oberschicht-Seitenwand 65, der Unterschicht-Seitenwand 66, der
Source/Drain-Region 67 und der LDD-Region 68 besteht. Eben
falls wird in der Niederspannungsbetriebs-Region A2 ein MOS-
Transistor Q12 für die Niederspannung ausgebildet, der aus dem
Gate-Isolationsfilm 71, der Gate-Elektrode 72, der Ober
schicht-Seitenwand 75, der Unterschicht-Seitenwand 76, der
Source/Drain-Region 77 und der LDD-Region 78 besteht. Der Aus
druck "MOS-Transistor für die Hochspannung", wie er hier ver
wendet wird, bezieht sich hauptsächlich auf einen MOS-
Transistor für die Ein-/Ausgabe, der bei ungefähr 3,3 V arbei
tet. Der Ausdruck "MOS-Transistor für die Niederspannung", wie
er hier verwendet wird, bezieht sich hauptsächlich auf einen
MOS-Transistor für den Logik-Betrieb, der bei ungefähr 1,8 V
arbeitet.
Fig. 29 ist ein Flußdiagramm, das eine Vorgehensweise für den
Fall veranschaulicht, in dem eine Halbleiter-Vorrichtung einer
CMOS-Struktur wie oben beschrieben durch das der Anmelderin
bekannte Verfahren erhalten wird. Das Flußdiagramm von Fig. 29
veranschaulicht eine Folge von Schritten, die in jeder der
Hochspannungs- und Niederspannungsbetriebs-Regionen A1 und A2
nach Ausbildung eines Gate-Isolations-Films und einer Gate-
Elektrode durchgeführt werden.
In Schritt S1 wird ein LDD-Implantationsvorgang für einen
NMOS-Transistor für die Niederspannung durchgeführt. In
Schritt S2 wird ein LDD-Implantationsvorgang für einen PMOS-
Transistor für die Niederspannung durchgeführt. In Schritt S3
wird ein LDD-Implantationsvorgang für einen NMOS-Transistor
für die Hochspannung durchgeführt. In Schritt S4 wird ein LDD-
Implantationsvorgang für einen PMOS-Transistor für die Hoch
spannung durchgeführt.
Die Reihenfolge der Schritte S1 bis S4 ist veränderbar. Ein
Taschen-Implantationsvorgang zur Ausbildung einer Taschenregi
on kann den Schritten S1 bzw. S2 hinzugefügt werden.
In Schritt S5 wird eine Vorbehandlung durchgeführt, die einen
Naßprozeß (der ein Naßätzen und ein Reinigen mit einer Flüs
sigkeit beinhaltet) verwendet. Ein Beispiel einer Vorbehand
lung, die einen Naßprozeß verwendet, ist eine RCA-Reinigung.
Der Ausdruck "RCA-Reinigung" bezeichnet einen Vorgang, der ei
ne Behandlung mit NH4OH/H2O2 (ein Vorgang des Entfernens von
Teilchen) und eine Behandlung mit HCl/H2O2 (ein Vorgang zur
Entfernung von Metallverunreinigungen) umfaßt.
In Schritt S6 wird ein Unterschicht-Seitenwandfilm ausgebil
det. In Schritt S7 wird ein Oberschicht-Seitenwandfilm ausge
bildet, worauf eine Nachbehandlung, beispielsweise ein Rückät
zen und eine Behandlung mit HF (Flußsäure) folgt, so daß auf
der Seitenfläche der Gateelektrode aller MOS-Transistoren eine
Seitenwand ausgebildet wird.
In Schritt S8 wird an allen NMOS-Transistoren (für die Hoch
spannung und für die Niederspannung) ein Verfahren zur Ausbil
dung einer Source/Drain-Region durchgeführt. In Schritt S9
wird für alle PMOS-Transistoren ein Verfahren zur Ausbildung
einer Source/Drain-Region durchgeführt. Die Reihenfolge der
Schritte S8 und S9 ist veränderbar.
Anschließend wird auf der Oberfläche der Source/Drain-Regionen
und auf der Oberfläche der Gate-Elektroden ein Silizid (Sali
zid), wie zum Beispiel CoSi2 oder TiSi2 ausgebildet, um alle
MOS-Transistoren zu vervollständigen.
Durch das beschriebene, der Anmelderin bekannte Verfahren kön
nen der MOS-Transistor für die Hochspannung und der MOS-
Transistor für die Niederspannung auf einem Chip mit relativ
wenigen Schritten ausgebildet werden.
Zwischen einem MOS-Transistor Q11 für die Hochspannung und ei
nem MOS-Transistor Q12 für die Niederspannung in Fig. 28 gibt
es drei Unterschiede: der Gate-Isolations-Film 61 hat eine
größere Dicke als der Gate-Isolations-Film 71; die Gate-
Elektrode 62 hat eine größere Gatelänge als die Gate-Elektrode
72 und die LDD-Region 68 ist der Gestalt ausgebildet, daß sie
tiefer ist als die LDD-Region 78.
Dies bedeutet, der MOS-Transistor für die Hochspannung unter
scheidet sich vom MOS-Transistor für die Niederspannung in
drei Punkten: der Gate-Isolations-Film für die Hochspannung
hat eine größere Dicke als der Gate-Isolations-Film für die
Niederspannung, die Gate-Elektrode für die Hochspannung hat
eine größere Gatelänge als die Gate-Elektrode für die Nieder
spannung und die LDD-Region für die Hochspannung wird der Ge
stalt ausgebildet, daß sie tiefer ist als die LDD-Region für
die Niederspannung.
Diese drei Unterscheide führen jedoch zu einer geringen Frei
heit beim Entwurf und es ist daher schwierig, die Betriebsei
genschaften von beiden MOS-Transistoren, jenem für die Hoch
spannung und jenem für die Niederspannung, zu optimieren.
Aufgabe der vorliegenden Erfindung ist es, die vorstehenden
Nachteile dadurch zu beseitigen, daß eine Halbleiter-
Vorrichtung bereitgestellt wird, bei der sowohl bei einem
Transistortyp mit isoliertem Gate für die Hochspannung als
auch bei einem Transistortyp mit isoliertem Gate für die Nie
derspannung die Funktionsmerkmale optimiert sind, sowie ein
Verfahren zur Herstellung derselben bereitgestellt wird.
Die Aufgabe wird gelöst durch eine Halbleiter-Vorrichtung ge
mäß Anspruch 1 bzw. ein Verfahren zur Herstellung einer Halb
leiter-Vorrichtung gemäß Anspruch 10.
Weitere Vorteile und Zweckmäßigkeiten ergeben sich aus der Be
schreibung von Ausführungsbeispielen anhand der beigefügten
Zeichnungen. Von den Figuren zeigen:
Fig. 1 bis Fig. 12 Querschnittsansichten, die die Folge der
Schritte in einem Verfahren zum Herstel
len einer Halbleiter-Vorrichtung gemäß
einer ersten Ausführungsform der vorlie
genden Erfindung veranschaulichen;
Fig. 13 eine Querschnittsansicht, die die Struk
tur einer Halbleiter-Vorrichtung veran
schaulicht, die durch das Verfahren der
ersten bevorzugten Ausführungsform her
gestellt wurde;
Fig. 14 einen erklärenden Schaltplan eines para
sitären Kapazitätsanteils zwischen einer
Gate-Elektrode und einer Source/Drain-
Region eines MOS-Transistors in der er
sten bevorzugten Ausführungsform;
Fig. 15 eine Querschnittsansicht die die Ausbil
dung einer Unterschicht-Seitenwand (Typ
1) im in Fig. 9 gezeigten Schritt veran
schaulicht;
Fig. 16 eine Querschnittsansicht, die eine Aus
bildung einer Unterschicht-Seitenwand
(Typ 2) im in Fig. 9 gezeigten Schritt
veranschaulicht;
Fig. 17 eine Querschnittsansicht, die eine Aus
bildung einer Unterschicht-Seitenwand
(Typ 3) im in Fig. 9 gezeigten Schritt
veranschaulicht;
Fig. 18 ein Flußdiagramm, das ein Verfahren zum
Herstellen einer Halbleiter-Vorrichtung
gemäß einer zweiten Ausführungsform ver
anschaulicht;
Fig. 19 ein Flußdiagramm, das ein Verfahren zum
Herstellen einer Halbleiter-Vorrichtung
gemäß einer dritten Ausführungsform ver
anschaulicht;
Fig. 20 ein Flußdiagramm, das ein Verfahren zum
Herstellen einer Halbleiter-Vorrichtung
gemäß einer vierten Ausführungsform ver
anschaulicht;
Fig. 21 ein Flußdiagramm, das ein Verfahren zum
Herstellen einer Halbleiter-Vorrichtung
gemäß einer fünften Ausführungsform ver
anschaulicht;
Fig. 22 eine Querschnittsansicht, die eine
Struktur einer Halbleiter-Vorrichtung
gemäß einer sechsten Ausführungsform
veranschaulicht;
Fig. 23 eine Querschnittsansicht, die eine par
tielle Grabenisolationsstruktur der
sechsten Ausführungsform veranschau
licht;
Fig. 24 bis Fig. 28 Querschnittsansichten, die eine Folge
von Schritten in einem der Anmelderin
bekannten Verfahren zum Herstellen einer
Halbleiter-Vorrichtung veranschaulichen;
und
Fig. 29 ein Flußdiagramm, das ein Vorgehen beim
Herstellen einer Halbleiter-Vorrichtung
einer CMOS-Struktur unter Verwendung ei
nes der Anmelderin bekannten Verfahrens
veranschaulicht.
Gemäß eines ersten Aspekts der Erfindung enthält eine Halblei
ter-Vorrichtung einen ersten und einen zweiten Transistor ei
nes Typs mit isoliertem Gate, die auf einem Halbleiter-
Substrat ausgebildet sind. Jeder der beiden Transistoren ent
hält:
einen Gate-Isolationsfilm, der selektiv auf dem Halbleiter- Substrat angeordnet ist, wobei die Oberfläche des Halbleiter- Substrats unterhalb des Gate-Isolationsfilms als Kanal-Region definiert ist;
eine auf dem Gate-Isolationsfilm angeordnete Gate-Elektrode;
eine Seitenwand, die angrenzend an die Seitenfläche der Gate- Elektrode angeordnet ist; und
eine Source-Region und eine Drain-Region, die in der Oberflä che des Halbleiter-Substrats mit der Kanal-Region dazwischen angeordnet sind. Die Halbleiter-Vorrichtung ist dadurch ge kennzeichnet, daß die Seitenwand des ersten Transistors eine kleinere Profilbreite und eine kleinere Profilhöhe als die Seitenwand des zweiten Transistors aufweist.
einen Gate-Isolationsfilm, der selektiv auf dem Halbleiter- Substrat angeordnet ist, wobei die Oberfläche des Halbleiter- Substrats unterhalb des Gate-Isolationsfilms als Kanal-Region definiert ist;
eine auf dem Gate-Isolationsfilm angeordnete Gate-Elektrode;
eine Seitenwand, die angrenzend an die Seitenfläche der Gate- Elektrode angeordnet ist; und
eine Source-Region und eine Drain-Region, die in der Oberflä che des Halbleiter-Substrats mit der Kanal-Region dazwischen angeordnet sind. Die Halbleiter-Vorrichtung ist dadurch ge kennzeichnet, daß die Seitenwand des ersten Transistors eine kleinere Profilbreite und eine kleinere Profilhöhe als die Seitenwand des zweiten Transistors aufweist.
Gemäß eines zweiten Aspekts der Erfindung besitzen in der
Halbleitervorrichtung gemäß des ersten Aspekts die Seitenwände
des ersten und des zweiten Transistors eine Unterschicht-
Seitenwand, die auf der Seitenfläche der Gate-Elektrode und
auf der Oberfläche des Halbleiter-Substrats angeordnet ist,
sowie eine Oberschicht-Seitenwand, die auf der Unterschicht-
Seitenwand angeordnet ist, wobei eine Filmdicke der Unter
schicht-Seitenwand der Seitenwand des ersten Transistors klei
ner ist als eine Filmdicke der Unterschicht-Seitenwand des
zweiten Transistors.
Gemäß eines dritten Aspekts der Erfindung ist die Halbleiter-
Vorrichtung des zweiten Aspekts dadurch gekennzeichnet, daß
ein gegenüber dem Endabschnitt der Oberschicht-Seitenwand in
Richtung der Gate-Elektrode zurückgesetzter Betrag des Endab
schnitts der Unterschicht-Seitenwand im ersten Transistors
größer ist als ein gegenüber dem Endabschnitt der Oberschicht-
Seitenwand in Richtung der Gate-Elektrode zurückgesetzter Be
trag des Endabschnitts der Unterschicht-Seitenwand im zweiten
Transistor und daß eine Profilierungslänge der Source/Drain-
Region vom Endabschnitt der Seitenwand zur Gate-Elektrode im
ersten Transistor größer ist als eine Profilierungslänge der
Source/Drain-Region vom Endabschnitt der Seitenwand zur Gate-
Elektrode des zweiten Transistors.
Gemäß eines vierten Aspekts der Erfindung ist die Halbleiter-
Vorrichtung des zweiten Aspekts dadurch gekennzeichnet, daß
die Filmdicke der Unterschicht-Seitenwand des ersten Transi
stors eine erste Filmdicke im an die Seitenfläche der Gate-
Elektrode angrenzenden Bereich und eine zweite Filmdicke im
Bereich auf der Oberfläche des Halbleiter-Substrats beinhaltet
und daß die erste Filmdicke kleiner als die zweite Filmdicke
ist oder sich auf Null verringert.
Gemäß eines fünften Aspekts der Erfindung ist die Halbleiter-
Vorrichtung des ersten Aspekts dadurch gekennzeichnet, daß die
Seitenwand des zweiten Transistors eine auf der Seitenfläche
der Gate-Elektrode und auf der Oberfläche des Halbleiter-
Substrats angeordnete Unterschicht-Seitenwand aufweist, eine
auf der Unterschicht-Seitenwand angeordnete Oberschicht-
Seitenwand aufweist und daß die Seitenwand des ersten Transi
stors eine Seitenwand beinhaltet, deren Gestalt im wesentli
chen die gleiche ist wie jene der Oberschicht-Seitenwand des
zweiten Transistors.
Gemäß eines sechsten Aspekts der Erfindung ist die Halbleiter-
Vorrichtung des fünften Aspekts dadurch gekennzeichnet, daß
die Seitenwand des ersten Transistors in ihrer untersten
Schicht einen Film aus thermischem Oxid aufweist.
Gemäß eines siebten Aspekts der Erfindung ist die Halbleiter-
Vorrichtung des ersten Aspekts dadurch gekennzeichnet, daß das
Halbleiter-Substrat ein SOI-Substrat beinhaltet, welches ein
Substrat, bei dem zumindest die Oberfläche isolierend ist und
eine Halbleiterschicht, die auf der Oberfläche des Substrats
angeordnet ist, enthält.
Gemäß eines achten Aspekts der Erfindung ist die Halbleiter-
Vorrichtung des ersten Aspekts dadurch gekennzeichnet, daß der
Leitungstyp des ersten und des zweiten Transistors einen N-Typ
beinhaltet.
Gemäß eines neunten Aspekts der Erfindung ist die Halbleiter-
Vorrichtung des ersten Aspekts dadurch gekennzeichnet, daß der
Leitungstyp des ersten und des zweiten Transistors einen P-Typ
beinhaltet.
Gemäß eines zehnten Aspekts umfaßt ein Verfahren zum Herstel
len einer Halbleiter-Vorrichtung, die einen ersten und einen
zweiten Transistor eines Typs mit einem isoliertem Gate ent
hält, die in einem Halbleiter-Substrat ausgebildet sind, die
Schritte:
- a) Ausbilden eines ersten bzw. zweiten Gate-Isolations-Films in einer ersten bzw. zweiten Region des Halbleiter-Substrats, wobei die Oberfläche des Halbleiter-Substrats unter dem ersten bzw. zweiten Gate-Isolations-Film als erste bzw. zweite Kanal- Region definiert wird;
- b) Ausbilden einer ersten bzw. zweiten Gate-Elektrode auf dem ersten bzw. zweiten Gate-Isolations-Film;
- c) Ausbilden einer zweiten Dotierungsregion der Gestalt, daß unter Verwendung der zweiten Gate-Elektrode als Maske Verun reinigungen lediglich in die zweite Region eingebracht werden;
- d) Ausbilden eines Unterschicht-Seitenwandfilms auf der ge samten Oberfläche;
- e) Ausbilden einer ersten Dotierungsregion der Gestalt, daß unter Verwendung der ersten Gate-Elektrode als Maske Verunrei nigungen lediglich in der ersten Region durch den Unter schicht-Seitenwandfilm eingebracht werden;
- f) Ausbilden eines Unterschicht-Seitenwandfilms auf der ge samten Oberfläche;
- g) Durchführen eines Rückätzprozesses am Oberschicht- Seitenwandfilm, so daß auf den Seitenflächen der ersten und zweiten Gate-Elektrode erste und zweite Oberschicht- Seitenwände mit dem Unterschicht-Seitenwandfilm dazwischenge fügt ausgebildet werden;
- h) selektives Entfernen des Unterschicht-Seitenwandfilms, um erste und zweite Unterschicht-Seitenwände auf den Seitenflä chen der ersten und zweiten Gate-Elektrode und auf der Ober fläche des Halbleiter-Substrats unterhalb der ersten und zwei ten Oberschicht-Seitenwand auszubilden; und
- i) Ausbilden einer ersten Source/Drain-Region durch Einbrin gen von Verunreinigungen, wobei die ersten Oberschicht- und Unterschicht-Seitenwände und die erste Gate-Elektrode als Mas ke dienen und Ausbilden einer zweiten Source/Drain-Region durch Einbringen von Verunreinigungen, wobei die zweiten Ober schicht- und Unterschicht-Seitenwände und die zweite Gate- Elektrode als Maske dienen. Die an die erste Source/Drain- Region in Richtung der ersten Gate-Elektrode angrenzende erste Dotierungsregion wird als erste LDD-Region definiert, die an die zweite Source/Drain-Region in Richtung der zweiten Gate- Elektrode angrenzende zweite Dotierungsregion wird als zweite LDD-Region definiert, wobei der erste Transistor den ersten Gate-Isolations-Film, die erste Gate-Elektrode, die erste Oberschicht-Seitenwand, die erste Unterschicht-Seitenwand, die erste Source/Drain-Region und die erste LDD-Region umfaßt und der zweite Transistor den zweiten Gate-Isolationsfilm, die zweite Gate-Elektrode, die zweite Oberschicht-Seitenwand, die zweite Unterschicht-Seitenwand, die zweite Source/Drain-Region und die zweite LDD-Region umfaßt.
Gemäß eines elften Aspekts der Erfindung ist das Verfahren des
zehnten Aspekts dadurch gekennzeichnet, daß der erste Transi
stor einen NMOS-Transistor für die Hochspannung enthält und
daß der zweite Transistor einen NMOS-Transistor für die Nie
derspannung, einen PMOS-Transistor für die Niederspannung und
einen PMOS-Transistor für die Hochspannung enthält.
Gemäß eines zwölften Aspekts der Erfindung ist das Verfahren
des zehnten Aspekts dadurch gekennzeichnet, daß der erste
Transistor einen NMOS-Transistor für die Hochspannung und ei
nen PMOS-Transistor für die Hochspannung enthält und daß der
zweite Transistor einen NMOS-Transistor für die Niederspannung
und einen PMOS-Transistor für die Niederspannung enthält.
Gemäß eines dreizehnten Aspekts der Erfindung ist das Verfah
ren des zehnten Aspekts dadurch gekennzeichnet, daß der erste
Transistor einen NMOS-Transistor für die Hochspannung und ei
nen PMOS-Transistor für die Niederspannung enthält und daß der
zweite Transistor einen NMOS-Transistor für die Niederspannung
und einen PMOS-Transistor für die Hochspannung enthält.
Gemäß eines vierzehnten Aspekts der Erfindung ist das Verfah
ren des zehnten Aspekts dadurch gekennzeichnet, daß der erste
Transistor einen NMOS-Transistor für die Hochspannung, einen
PMOS-Transistor für die Hochspannung und einen PMOS-Transistor
für die Niederspannung enthält und daß der zweite Transistor
einen NMOS-Transistor für die Niederspannung enthält.
Gemäß eines fünfzehnten Aspekts der Erfindung umfaßt das Ver
fahren des zehnten Aspekts weiterhin den Schritt: (j) Durch
führen eines RTA(schnelles thermisches Ausheilen)-Prozesses
vor dem Schritt (d).
Gemäß eines sechzehnten Aspekts der Erfindung ist das Verfah
ren des zehnten Aspekts dadurch gekennzeichnet, daß der
Schritt (d) den Schritt des Ausbildens des Unterschicht-
Seitenwandfilms beinhaltet, wobei TEOS als Material verwendet
wird.
Gemäß eines siebzehnten Aspekts der Erfindung ist das Verfah
ren des zehnten Aspekts dadurch gekennzeichnet, daß der
Schritt (d) den Schritt des Ausbildens des Unterschicht-
Seitenwandfilms enthält, wobei ein thermischer Hochtemperatur-
CVD-Film als Material verwendet wird.
Gemäß eines achtzehnten Aspekts der Erfindung umfaßt das Ver
fahren des zehnten Aspekts weiterhin den Schritt: (k) Durch
führen einer Vorbehandlung mittels eines Naßprozesses zwischen
den Schritten (e) und (f).
Gemäß eines neunzehnten Aspekts der Erfindung ist das Verfah
ren des achtzehnten Aspekts dadurch gekennzeichnet, daß der
Schritt (h) den Schritt des Ausbildens des Unterschicht-
Seitenwandfilms mittels Naßätzens enthält.
Gemäß eines zwanzigsten Aspekts der Erfindung ist das Verfah
ren des zehnten Aspekts dadurch gekennzeichnet, daß der
Schritt (e) den Schritt des Einbringens von Stickstoff in die
erste Dotierungsregion enthält.
Bei der Halbleiter-Vorrichtung des ersten Aspekts ist die Sei
tenwand des ersten Transistors der Gestalt ausgebildet, daß
sie eine kleinere Profilbreite und eine kleinere Profilhöhe
als die Seitenwand des zweiten Transistors aufweist. Dies er
möglicht es, für den ersten Transistor eine größere Treiberfä
higkeit als für den zweiten Transistor zu erzielen und für den
zweiten Transistor eine kleinere parasitäre Kapazität als für
den ersten Transistor zu erzielen.
Aus diesem Grunde ermöglicht die Verwendung des ersten Transi
stors für den Hochspannungsbetrieb und die Verwendung des
zweiten Transistors für den Niederspannungsbetrieb die Bereit
stellung einer Halbleiter-Vorrichtung, bei der sowohl für ei
nen Transistortyp mit isoliertem Gate für die Hochspannung als
auch für einen Transistortyp mit isoliertem Gate für die Nie
derspannung die Betriebseigenschaften optimiert sind.
Bei der Halbleiter-Vorrichtung des zweiten Aspekts kann im
Verhältnis der Seitenwände des ersten und zweiten Transistors
die Profiltiefe und die Profilhöhe verhältnismäßig einfach
verändert werden, indem die Dicke der Unterschicht-Seitenwand
der Seitenwand des ersten Transistors gegenüber der Dicke der
Unterschicht-Seitenwand der Seitenwand des zweiten Transistors
verringert wird.
Durch die Halbleiter-Vorrichtung des dritten Aspekts ist eine
weitere Verbesserung der Treiberfähigkeit des ersten Transi
stors erreichbar, indem die effektive Kanallänge der Kanalre
gion verringert wird.
Bei der Halbleiter-Vorrichtung des vierten Aspekts kann die
Treiberfähigkeit des ersten Transistors vergrößert werden, da
das durch die Gate-Elektrode des ersten Transistors ausgebil
dete Feld die unterhalb der Seitenwand liegende Source/Drain-
Region stark beeinflussen kann. Dies geschieht dadurch, daß
die erste Filmdicke kleiner als die zweite Filmdicke gemacht
wird, um die Profilbreite der Seitenwand des ersten Transi
stors weiter zu verringern.
Bei der Halbleiter-Vorrichtung des fünften Aspekts kann die
Treiberfähigkeit des ersten Transistors vergrößert werden, da
das durch die Gate-Elektrode des ersten Transistors ausgebil
dete Feld die unterhalb der Seitenwand liegende Source/Drain-
Region stark beeinflussen kann. Dies wird dadurch erzielt, daß
die Profilbreite der Seitenwand des ersten Transistors um den
Betrag der Unterschicht-Seitenwand kleiner gestaltet wird als
die Profilbreite der zweiten Seitenwand.
Bei der Halbleiter-Vorrichtung des sechsten Aspekts kann die
Treiberfähigkeit des ersten Transistors vergrößert werden, da
das durch die Gate-Elektrode des ersten Transistors ausgebil
dete Feld die unterhalb der Seitenwand liegende Source/Drain-
Region stark beeinflussen kann. Dies wird dadurch erzielt, daß
die Profilbreite der Seitenwand des ersten Transistors um den
nicht vorhandenen Betrag der Unterschicht-Seitenwand in Rich
tung der Profilbreite schmaler als die Profilbreite der zwei
ten Seitenwand gestaltet wird.
Durch den siebten Aspekt kann sogar auf einem SOI-Substrat ei
ne Halbleiter-Vorrichtung erhalten werden, bei der sowohl bei
einem Transistortyp mit isoliertem Gate für die Hochspannung
als auch bei einem Transistortyp mit isoliertem Gate für die
Niederspannung die Betriebseigenschaften optimiert sind.
Durch die Halbleiter-Vorrichtung des achten Aspekts ist es
möglich, den ersten oder zweiten Transistor je nach Erforder
nis in einem Transistortyp mit isoliertem Gate, dessen Lei
tungstyp der N-Typ ist, zu verwenden.
Durch die Halbleiter-Vorrichtung des neunten Aspekts ist es
möglich, den ersten oder zweiten Transistor je nach Erforder
nis in einem Transistortyp mit isoliertem Gate zu verwenden,
dessen Leitungstyp der P-Typ ist.
Durch das Verfahren des zehnten Aspekts kann die Widerstands
fähigkeit des ersten Transistors gegenüber heißen Ladungsträ
gern um das Ausmaß verringert werden, um das die Ausbildung
von Haftstellen-Zuständen auf der Oberfläche des Halbleiter-
Substrats unterdrückt werden kann. Dies liegt daran, daß im
Schritt (e) die erste Dotierungsregion lediglich in der ersten
Region ausgebildet wird, indem unter Verwendung der ersten Ga
te-Elektrode als Maske durch den Unterschicht-Seitenwandfilm
Dotanden eingebracht werden.
Da bei gleicher Implantationsenergie die Dotanden durch den
Unterschicht-Seitenwandfilm eingebracht werden, kann, vergli
chen mit dem Falle des direkten Einbringens der Dotanden, zu
sätzlich die erste Dotierungsregion, die eine LDD-Region wird,
der Gestalt ausgebildet werden, daß sie verhältnismäßig flach
ist. Es ist daher möglich, eine gute Kurzkanaleigenschaft zu
erhalten, sodaß eine Empfänglichkeit für Kurzkanaleffekte
nicht vorhanden ist.
Durch das Verfahren des zehnten Aspekts kann die Anzahl der
Schritte minimiert werden, da außer den Schritten (e) und (c)
zum Ausbilden der ersten und zweiten Dotierungsregion die
Schritte für den ersten und den zweiten Transistor gemeinsam
durchführbar sind.
Durch das Verfahren des elften Aspekts ist es möglich, einen
NMOS-Transistor für die Hochspannung zu erhalten, der eine
verbesserte Widerstandsfähigkeit gegenüber heißen Ladungsträ
gern aufweist.
Durch das Verfahren des zwölften Aspekts ist es möglich, NMOS-
und PMOS-Transistoren für die Hochspannung zu erhalten, die
eine verbesserte Widerstandsfähigkeit gegenüber heißen La
dungsträgern aufweisen.
Durch das Verfahren des dreizehnten Aspekts ist es möglich,
einen NMOS-Transistor für die Hochspannung mit einer verbes
serten Widerstandsfähigkeit gegenüber heißen Ladungsträgern
und einen PMOS-Transistor für die Niederspannung mit einer
verbesserten Kurzkanaleigenschaft zu erhalten.
Durch das Verfahren des vierzehnten Aspekts ist es möglich,
NMOS- und PMOS-Transistoren für die Hochspannung mit einer
verbesserten Widerstandsfähigkeit gegenüber heißen Ladungsträ
gern und einen PMOS-Transistor für die Niederspannung mit ei
ner verbesserten Kurzkanaleigenschaft zu erhalten.
Durch das Verfahren des fünfzehnten Aspekts, kann das TED-(im
Übergangszustand verstärke Diffusion)-Phänomen, das im Schritt
(d) auftritt, in effektiver Weise unterdrückt werden. Dies ge
schieht durch Durchführen eines RTA-Prozesses im Schritt (j)
vor dem Schritt (d) zur Ausbildung des Unterschicht-
Seitenwandfilms.
Durch das Verfahren des sechzehnten Aspekts kann die Anzahl
der Haftstellen-Zustände an der Grenzfläche zwischen dem Un
terschicht-Seitenwandfilm und dem Halbleiter-Substrat weiter
reduziert werden, indem im Schritt (d) der Unterschicht-
Seitenwandfilm unter Verwendung von TEOS als Material ausge
bildet wird.
Durch das Verfahren des siebzehnten Aspekts kann die Anzahl
der Haftstellen-Zustände an der Grenzfläche zwischen dem Un
terschicht-Seitenwandfilm und dem Halbleiter-Substrat weiter
verringert werden, indem im Schritt (d) der Unterschicht-
Seitenwandfilm unter Verwendung eines thermischen Hochtempera
tur-CVD-Oxidfilms als Material ausgebildet wird.
Durch das Verfahren des achtzehnten Aspekts weist der Unter
schicht-Seitenwandfilm in der ersten Region eine kleinere
Filmdicke auf als in der zweiten Region, da die Filmdicke des
Unterschicht-Seitenwandfilms der ersten Region, in die im
Schritt (e) die Dotanden eingebracht werden, aufgrund der Vor
behandlung mit einem Naßprozeß im Schritt (k) verringert ist.
Folglich weist die Seitenwand des ersten Transistors (die er
ste Oberschicht-Seitenwand und die erste Unterschicht-
Seitenwand) eine kleinere Profilbreite und eine kleinere Pro
filhöhe als die Seitenwand des zweiten Transistors (die zweite
Oberschicht-Seitenwand und die zweite Unterschicht-Seitenwand)
auf. Deshalb hat der erste Transistor eine höhere Treiberfä
higkeit als der zweite Transistor und der zweite Transistor
hat eine niedrigere parasitäre Kapazität als der erste Transi
stor.
Durch das Verfahren des neunzehnten Aspekts kann der Unter
schicht-Seitenwandfilm in dem Bereich geätzt werden, der sich
vom Endabschnitt der ersten bzw. zweiten Oberschicht-
Seitenwand bis zur ersten bzw. zweiten Gate-Elektrode er
streckt, da im Schritt (h) der untere Seitenwandfilm durch
Naßätzen entfernt wird.
Durch Ausnutzen der Tatsache, daß die Filmdicke des Unter
schicht-Seitenwandfilms in der ersten Region kleiner ist als
jene in der zweiten Region, kann daher der vom Endabschnitt
der ersten Oberschicht-Seitenwand in Richtung der ersten Gate-
Elektrode ausgesparte Betrag des Endabschnitts der ersten Un
terschicht-Seitenwand gegenüber dem vom Endabschnitt der zwei
ten Oberschicht-Seitenwand in Richtung der zweiten Gate-
Elektrode ausgesparten Betrag des Endabschnitts der zweiten
Unterschicht-Seitenwand vergrößert werden.
Folglich ist in den in Schritt (i) ausgebildeten ersten und
zweiten Source/Drain-Regionen die Profillänge der ersten Sour
ce/Drain-Region vom Endabschnitt der ersten Seitenwand zur er
sten Gate-Elektrode größer als die Profillänge der zweiten
Source/Drain-Region vom Endabschnitt der zweiten Seitenwand
zur zweiten Gate-Elektrode. Deshalb kann der erste Transistor
mit einer weiter verbesserten Treiberfähigkeit erhalten wer
den, in dem die effektive Kanallänge der Kanalregion weiter
verringert wird.
Durch das Verfahren des zwanzigsten Aspekts kann die Anzahl
der Haftstellenzustände an der Grenzfläche mit dem Halbleiter-
Substrat unterhalb der Unterschicht-Seitenwand weiter verrin
gert werden, indem im Schritt (e) Stickstoff in die erste Do
tierungsregion eingebracht wird.
Die Fig. 1 bis 10 sind Querschnittsansichten, die eine Fol
ge von Schritten in einem Verfahren zum Herstellen einer Halb
leiter-Vorrichtung, die einen MOS-Transistor für die Hochspan
nung und einen MOS-Transistor für die Niederspannung enthält,
gemäß einer ersten Ausführungsform der Erfindung veranschauli
chen. Bezugnehmend auf diese Figuren wird das Verfahren der
ersten Ausführungsform hier im folgenden beschrieben.
Bezugnehmend auf Fig. 1 wird ein Isolationsfilm 2 mit einer
verhältnismäßig großen Dicke auf einem Halbleiter-Substrat 1,
wie zum Beispiel einem Siliziumsubstrat, ausgebildet.
Bezugnehmend auf Fig. 2 wird ein strukturierter Lack 3 der Ge
stalt ausgebildet, daß er die Oberfläche einer Hochspannungs
betriebs-Region A1 bedeckt. Unter Verwendung des Lacks 3 als
Maske wird am Isolationsfilm 2 ein Ätzprozeß durchgeführt, um
den auf einer Niederspannungsbetriebs-Region A2 ausgebildeten
Isolationsfilm 2 zu entfernen.
Bezugnehmend auf Fig. 3 wird danach der Lack 3 entfernt und
ein Isolationsfilm mit einer verhältnismäßig kleinen Dicke auf
der gesamten Oberfläche ausgebildet. Dadurch wird in der Nie
derspannungsbetriebs-Region A2 ein Isolationsfilm 4 ausgebil
det und die Dicke des Isolationsfilms 2 in der Hochspannungs
betriebs-Region A1 wird leicht erhöht. Anschließend wird eine
leitfähige Schicht 5 auf der gesamten Oberfläche abgeschieden.
Bezugnehmend auf Fig. 4 wird die leitfähige Schicht 5 selektiv
geätzt, so daß zur gleichen Zeit in der Hochspannungsbetriebs-
Region A1 ein Gate-Isolationsfilm 11 und eine Gate-Elektrode
12 und in der Niederspannungsbetriebs-Region A2 ein Gate-
Isolationsfilm 21 und eine Gate-Elektrode 22 ausgebildet wer
den. In diesem Fall wird der Gate-Isolationsfilm 11 der Ge
stalt ausgebildet, daß er eine größere Dicke als der Gate-
Isolationsfilm 21 aufweist und die Gate-Elektrode 12 wird der
Gestalt ausgebildet, daß sie eine Gatelänge L1 aufweist, die
größer ist als eine Gatelänge L2 der Gate-Elektrode 22. Die
Gatelängen L1 bzw. L2 sind zum Beispiel 0,4 µm bzw. 0,18 µm. Die
unterhalb des Gate-Isolationsfilms 11 bzw. unterhalb des Gate-
Isolationsfilms 21 liegende Oberfläche des Halbleiter-
Substrats 1 wird zu einer Kanalregion eines MOS-Transistors
für die Hochspannung bzw. eines MOS-Transistors für die Nie
derspannung.
Erneut auf Fig. 4 bezugnehmend wird ein strukturierter Lack 15
der Gestalt ausgebildet, daß er die Hochspannungsbetriebs-
Region A1 bedeckt. Unter Verwendung des Lacks 15 als Maske
wird ein erster LDD-Implantationsvorgang durchgeführt, bei dem
Fremdionen 24 implantiert werden, so daß eine Dotierungsregion
23, die zu einer LDD-Region wird, verhältnismäßig flach in der
Oberfläche des Halbleiter-Substrats 1 in der Niederspannungs
betriebs-Region A2 ausgebildet wird. Obwohl dies nicht in Fig.
4 gezeigt ist, verbleiben die Isolationsfilme 2 und 4, die zur
Verwendung als Gate-Isolationsfilme 11 und 21 auf der gesamten
Oberfläche des Halbleiter-Substrats 1 ausgebildet werden, nach
dem Ätzen der Gate-Elektroden 12 und 22 mit einer kleinen Dic
ke zurück. Dies führt dazu, daß ein Film thermischen Oxids mit
einer geringen Dicke vorhanden ist.
Als ein Beispiel des Implantationsvorgangs der Fremdionen 24
kann der folgende Fall für NMOS-Transistoren betrachtet wer
den. Für Arsenionen wird die Implantation bei einer Energie
von 3 bis 20 keV, einer Dosis von 1 × 1014 bis 1 × 1015/cm2 und ei
nem Winkel von 0° durchgeführt.
Bei der Ausbildung einer Taschenregion (nicht in Fig. 4 ge
zeigt) des NMOS-Transistors wird eine Borionen verwendende Io
nenimplantation bei einer Energie von 10 bis 20 keV, einer Do
sis von 1 × 1013 bis 3 × 1013/cm2 und einem Winkel von 0 bis 45°
durchgeführt.
Als ein Beispiel des Implantationsvorgangs der Fremdionen 24
kann der folgende Fall für PMOS-Transistoren betrachtet wer
den. Mit BF2-Ionen wird die Implantation bei einer Energie von
3 bis 20 keV, einer Dosis von 1 × 1014 bis 1 × 1015/cm2 und einem
Winkel von 0° durchgeführt.
Beim Ausbilden einer Taschenregion (nicht in Fig. 4 gezeigt)
des PMOS-Transistors wird unter Verwendung von Arsenionen eine
Ionenimplantation bei einer Energie von 50 bis 150 keV, einer
Dosis von 1 × 1013 bis 3 × 1013/cm2 und einem Winkel von 0 bis 45°
durchgeführt.
Bezugnehmend auf Fig. 5 wird danach der Lack 15 entfernt und
ein Siliziumoxidfilm 6, der einen Unterschicht-Seitenwandfilm
darstellt auf der gesamten Oberfläche abgeschieden. TEOS (Te
tra-Ethoxy-Silan: Si(OC2H5)4) oder HTO (Hochtemperatur-Oxid,
nämlich ein Film thermischen Hochtemperatur-CVD-Oxids) mit ei
ner Dicke von ungefähr 10 nm kann als Siliziumoxidfilm 6 in Be
tracht gezogen werden.
Bezugnehmend auf Fig. 6 wird ein strukturierter Lack 25 der
Gestalt ausgebildet, daß er die Niederspannungsbetriebs-Region
A2 bedeckt. Unter Verwendung des Lacks 25 als Maske wird ein
zweiter LDD-Implantationsvorgang durchgeführt, bei dem Frem
dionen 14 implantiert werden, so daß eine Dotierungsregion 13,
die zu einer LDD-Region wird, verhältnismäßig tief in der
Oberfläche des Halbleiter-Substrats 1 in der Hochspannungsbe
triebs-Region A1 ausgebildet wird. Dadurch ist die Profiltiefe
der Dotierungsregion 13 größer als jene der Dotierungsregion
23.
Als ein Beispiel des Implantationsvorgangs der Fremdionen 14
kann der folgende Fall für NMOS-Transistoren betrachtet wer
den. Mit Arsenionen wird die Implantation bei einer Energie
von 100 bis 200 keV, einer Dosis von 1 × 1013 bis 4 × 1013/cm2 und
einem Winkel von 0 bis 60° durchgeführt.
Zum Zwecke der Abschwächung des Feldes in der Drain-Region
wird eine Ionenimplantation mittels Phosphorionen bei einer
Energie von 30 bis 100 keV, einer Dosis von 5 × 1012 bis
2 × 1013/cm2 und einem Winkel von 0 bis 60° durchgeführt.
Weiterhin kann bei dieser Implantation Stickstoff hinzugefügt
werden. Die Hinzunahme von Stickstoff ermöglicht die Reduzie
rung der Haftstellen-Zustände an der Grenzfläche zwischen dem
Halbleiter-Substrat 1 und dem Unterschicht-Seitenwandfilm.
Speziell werden Stickstoffionen bei einer Energie von 5 bis
20 keV, einer Dosis von 1 × 1015 bis 1 × 1016cm2 und einem Winkel
von 0 bis 30° implantiert.
Als ein Beispiel des Implantationsvorgangs der Fremdionen 14
kann der folgende Fall für PMOS-Transistoren betrachtet wer
den. Mit BF2-Ionen wird die Implantation bei einer Energie von
10 bis 50 keV, einer Dosis von 1 × 1014 bis 1 × 1015/cm2 und einem
Winkel von 0 bis 45° durchgeführt.
Daher wird in der Hochspannungsbetriebs-Region A1 der zweite
LDD-Implantationsvorgang durch den Siliziumoxidfilm 6 durchge
führt. Deshalb ist beim zweiten LDD-Implantationsvorgang der
Film thermischen Oxids selbst, der bei der Ausbildung des Ga
te-Isolationsfilms 11 auf der Oberfläche des Halbleiter-
Substrats 1 zurückbleibt, nicht direkt den Fremdionen 14 aus
gesetzt. Deshalb wird die Ausbildung von Haftstellen-Zuständen
in der Oberfläche des Halbleiter-Substrats 1 unterdrückt, um
die Widerstandsfähigkeit gegenüber heißen Ladungsträgern zu
verbessern.
Danach wird der Lack 25 entfernt worauf eine Vorbehandlung mit
einem Naßprozeß folgt. Durch die Vorbehandlung wird der Dotan
den enthaltende Siliziumoxidfilm 6 in der Hochspannungsbe
triebs-Region A1 in der Dicke reduziert und der keine Dotanden
enthaltende Siliziumoxidfilm 6 in der Niederspannungsbetriebs-
Region A2 wird nicht in der Dicke reduziert. Dies liegt daran,
daß bei der Vorbehandlung durch den Naßprozeß, ein Film der
mit Verunreinigungen dotiert ist, gewöhnlich mit einer höheren
Ätzrate geätzt wird. Deshalb ist die Dicke D1 des Siliziu
moxidfilms 6a in der Hochspannungsbetriebs-Region A1, wie oben
beschrieben, um den Betrag der Dickenreduktion kleiner als die
Dicke D2 des Siliziumoxidfilms 6b in der Niederspannungsbe
triebs-Region A2 (siehe Region E1 in Fig. 7). Bezugnehmend auf
Fig. 7 wird ein Siliziumnitridfilm 7, das heißt ein Ober
schicht-Seitenwandfilm, der einen Seitenwandhauptteil bildet,
auf der gesamten Oberfläche abgelagert. Der Siliziumnitridfilm
7 hat vorzugsweise eine Dicke von ungefähr 50 nm.
Bezugnehmend auf Fig. 8 wird unter Durchführung eines Rückätz
verfahrens an der gesamten Oberfläche des Halbleiter-Substrats
1 in der Hochspannungsbetriebs-Region A1 eine Oberschicht-
Seitenwand 16 ausgebildet und in der Niederspannungsbetriebs-
Region A2 eine Oberschicht-Seitenwand 26 ausgebildet.
Bezugnehmend auf Fig. 9 wird ein Naßätzen durchgeführt, um die
nicht benötigten Abschnitte der Siliziumoxidfilme 6a und 6b zu
entfernen, so daß in der Hochspannungsbetriebs-Region A1 eine
Unterschicht-Seitenwand 17 ausgebildet wird und in der Nieder
spannungsbetriebs-Region A2 eine Unterschicht-Seitenwand 27
ausgebildet wird. Dies führt zu einer Seitenwand für einen
MOS-Transistor für die Hochspannung, die aus einer Ober
schicht-Seitenwand 16 und einer Unterschicht-Seitenwand 17 be
steht und einer Seitenwand für einen MOS-Transistor für die
Niederspannung, die aus einer Oberschicht-Seitenwand 26 und
einer Unterschicht-Seitenwand 27 besteht.
Die Unterschicht-Seitenwand 17 wird auf einem Abschnitt der
Dotierungsregion 13 und auf der Seitenfläche der Gate-
Elektrode 12 ausgebildet. Die Oberschicht-Seitenwand 16 wird
auf der Unterschicht-Seitenwand 17 ausgebildet. Die Seitenwand
27 wird auf einem Abschnitt der Dotierungsregion 23 und auf
der Seitenfläche der Gate-Elektrode 22 ausgebildet. Die Ober
schicht-Seitenwand 26 wird auf der Unterschicht-Seitenwand 27
ausgebildet.
Beim Naßätzen wird für den Siliziumoxidfilm 6, der beispiels
weise einen TEOS-Oxidfilm und einen HTO-Film enthält, eine HF-
Lösung verwendet.
Durch das Naßätzen des Siliziumoxidfilms 6 (6a, 6b) wird der
Siliziumoxidfilm 6 ebenfalls im Bereich, der sich von den En
dabschnitten der Seitenflächen der Oberschicht-Seitenwände 16
und 26 zu den Gate-Elektroden 12 und 22 erstreckt, weggeätzt.
Da der Siliziumoxidfilm 6a eine geringere Dicke als der Sili
ziumoxidfilm 6b aufweist, ist zu diesem Zeitpunkt ein in Rich
tung vom Endabschnitt der Seitenfläche der Oberschicht-
Seitenwand 16 zur Gate-Elektrode 12 ausgesparter Betrag C1 des
Siliziumoxidfilms 6a größer als ein in Richtung vom Endab
schnitt der Seitenfläche der Oberschicht-Seitenwand 26 zur Ga
te-Elektrode 22 ausgesparter Betrag C2 des Siliziumoxidfilms
6b. Weiterhin ist ein vom obersten Abschnitt der Oberschicht-
Seitenwand 16 nach unten ausgesparter Betrag C5 des Siliziu
moxidfilms 6a größer als ein vom obersten Abschnitt der Ober
schicht-Seitenwand 26 nach unten ausgesparter Betrag C6 des
Siliziumoxidfilms 6b.
Bezugnehmend auf Fig. 10 wird ein eine Source/Drain-Region
ausbildender Vorgang durchgeführt, bei welchem Dotanden 8 für
alle MOS-Transistoren des gleichen Leitungstyps gemeinsam im
plantiert werden. Dadurch werden eine Source/Drain-Region 18
und eine LDD-Region 19 (das heißt eine Dotierungsregion 13, in
die keine Dotanden 8 implantiert werden) in der Hochspannungs
betriebs-Region A1 ausgebildet und eine Source/Drain-Region 28
und eine LDD-Region 29 (das heißt eine Dotierungsregion 23, in
die keine Dotanden 8 implantiert werden) in der Niederspan
nungsbetriebs-Region A2 ausgebildet. Speziell werden die Sour
ce/Drain-Regionen 18 bzw. 28 der Gestalt angeordnet, daß die
Kanal-Region des MOS-Transistors für die Hochspannung bzw. die
Kanal-Region des MOS-Transistors für die Niederspannung zwi
schen sie eingefügt sind.
Wie in Fig. 10 gezeigt, werden Dotanden 8 mittels einer schrä
gen Implantation und unter Ausnutzung der Tatsache, daß der
ausgesparte Betrag C1 größer ist als der ausgesparte Betrag
C2, implantiert. Dadurch kann in der Hochspannungsbetriebs-
Region A1 der zur Gate-Elektrode 12 hin ausgebuchtete Betrag
C3 der Source/Drain-Region 18 größer gemacht werden, als der
in der Niederspannungsbetriebs-Region A2 zur Gate-Elektrode 22
hin ausgebuchtete Betrag C4 der Source/Drain-Region 28.
Fig. 11 ist ein erläuterndes Diagramm für den Fall, daß die
Dotanden 8 unter einem Winkel von 0° implantiert werden. Sogar
wenn anstelle einer schrägen Implantation die Dotanden 8 unter
einem Winkel von 0° implantiert werden, hat, wie in Fig. 11
gezeigt, ein Spalt 9 unterhalb der Oberschicht-Seitenwand 16
keine Abblockfunktion für die Dotanden 8. Deshalb ist der aus
gebuchtete Betrag C3 der Source/Drain-Region 18 um den Betrag,
den der Spalt 9 in der Hochspannungsbetriebs-Region A1 größer
ist als in der Niederspannungsbetriebs-Region A2 (das heißt C1
< C2), größer als der ausgebuchtete Betrag C4 der Sour
ce/Drain-Region 28.
Als ein Beispiel des Implantationsvorgangs der Dotanden 8 kann
der folgende Fall für NMOS-Transistoren betrachtet werden. Mit
Arsenionen wird die Implantation bei einer Energie von 20 bis
70 keV, einer Dosis von 1 × 1015 bis 1 × 1016/cm2 und einem Winkel
von 0 bis 30° durchgeführt.
Um den Leckstrom eines Zonenübergangsabschnitts zwischen der
Source/Drain-Region 18 (28) und dem Halbleiter-Substrat 1 zu
reduzieren, der durch die Ausbildung der Silizid-Region verur
sacht wird, wird weiterhin eine Ionenimplantation unter Ver
wendung von Phosphorionen bei einer Energie von 10 bis 50 keV,
einer Dosis von 5 × 1012 bis 4 × 1013/cm2 und einem Winkel von 0
bis 30° durchgeführt.
Als Beispiel des Implantationsvorgangs der Dotanden 8 im Falle
von PMOS-Transistoren wird eine BF2-Ionen verwendende Ionenim
plantation bei einer Energie von 10 bis 30 keV, einer Dosis
von 1 × 1015 bis 1 × 1016/cm2 und einem Winkel von 0 bis 30° durch
geführt.
Um den Leckstrom eines Zonenübergangsabschnitts zwischen der
Source/Drain-Region 18 (28) und dem Halbleiter-Substrat 1, der
durch die Ausbildung der Silizid-Region verursacht wird, zu
reduzieren, wird weiterhin eine Borionen verwendende Ionenim
plantation mit einer Energie von 10 bis 50 keV, einer Dosis
von 5 × 1012 bis 4 × 1013/cm2 und einem Winkel von 0 bis 30° durch
geführt.
Bezugnehmend auf Fig. 12 wird danach ein Silizidprozeß durch
geführt, so daß Silizid-Regionen 31 bzw. 41 auf der Oberfläche
der Source/Drain-Regionen 18 bzw. 28 ausgebildet werden und
Silizidschichten 32 bzw. 42 auf der Oberfläche der Gate-
Elektroden 12 bzw. 22 ausgebildet werden.
In Fig. 12 wird das Silizid sowohl in den Niederspannungs- als
auch in den Hochspannungsabschnitten ausgebildet. Alternativ
gibt es einen dergestaltigen Aufbau, daß insbesondere im Ein-
/Ausgangs-Teil des Hochspannungsabschnitts kein Silizid ange
ordnet wird, um die Widerstandsfähigkeit gegenüber ESD (elek
trostatische Entladung) zu verbessern. Dieser Aufbau kann da
durch erhalten werden, daß lediglich ein erwünschter Hochspan
nungsabschnitt mit einem Oxidfilm etc. bedeckt wird und danach
ein Silizidprozeß durchgeführt wird. Beispiele von Siliziden
sind CoSi2, TiSi2 und NiSi2.
Durch die vorangegangenen Schritte werden in der Hochspan
nungsbetriebs-Region A1 bzw. in der Niederspannungsbetriebs-
Region A2 ein MOS-Transistor Q1 für die Hochspannung bzw. ein
MOS-Transistor Q2 für die Niederspannung vervollständigt. Wenn
die Dotanden 8, 14 und 24 vom N-Typus sind, bedeutet dies, daß
der NMOS-Transistor für die Hochspannung bzw. der NMOS-
Transistor für die Niederspannung als MOS-Transistor Q1 für
die Hochspannung bzw. als MOS-Transistor Q2 für die Nieder
spannung vervollständigt werden. Wenn die Dotanden 8, 14 und
24 vom P-Typus sind, werden der PMOS-Transistor für die Hoch
spannung bzw. der PMOS-Transistor für die Niederspannung als
MOS-Transistor Q1 für die Hochspannung bzw. als MOS-Transistor
Q2 für die Niederspannung fertiggestellt.
Fig. 13 ist eine Querschnittsansicht, die einen Aufbau einer
Halbleiter-Vorrichtung veranschaulicht, welche mittels des
Verfahrens der ersten Ausführungsform hergestellt wurde. Be
zugnehmend auf Fig. 13 wird ein Größenvergleich zwischen den
Komponenten des MOS-Transistors Q1 für die Hochspannung und
des MOS-Transistors Q2 für die Niederspannung durchgeführt.
Für die Dicke I1 des Gate-Isolationsfilms 11 und die Dicke I2
des Gate-Isolationsfilms 21 gilt die folgende Beziehung:
I1 < I2. Für die Breite W1 der Oberschicht-Seitenwand 16 und
die Breite W2 der Oberschicht-Seitenwand 26 gilt die folgende
Beziehung: W1 = W2. Für die Dicke D1 der Unterschicht-
Seitenwand 17 und die Dicke D2 der Unterschicht-Seitenwand 27
gilt die folgende Beziehung: D1 < D2. Für eine Gatelänge L1
der Gate-Elektrode 12 und eine Gate-Länge L2 der Gate-
Elektrode 22 gilt die folgende Beziehung: L1 < L2. Für einen
ausgesparten Betrag C1 der Unterschicht-Seitenwand 17 und ei
nen ausgesparten Betrag C2 der Unterschicht-Seitenwand 27 gilt
die folgende Beziehung: C1 < C2. Für einen ausgebuchteten Be
trag C3 der Source/Drain-Region 18 und einen ausgebuchteten
Betrag C4 der Source/Drain-Region 28 gilt die folgende Bezie
hung: C3 < C4.
Durch Verwirklichung des Aufbaus, der die Beziehung:
ausgesparter Betrag C1 < ausgesparter Betrag C2 (C3 < C4) erfüllt, kann daher die Treibfähigkeit um das Ausmaß verbes sert werden, um das der Serienwiderstand zwischen den Sour ce/Drain-Regionen 18 und 18 in der Hochspannungsbetriebs- Region A1 gegenüber dem Serienwiderstand zwischen den Sour ce/Drain-Regionen 28 und 28 in der Niederspannungsbetriebs- Region A2 verringert wird.
ausgesparter Betrag C1 < ausgesparter Betrag C2 (C3 < C4) erfüllt, kann daher die Treibfähigkeit um das Ausmaß verbes sert werden, um das der Serienwiderstand zwischen den Sour ce/Drain-Regionen 18 und 18 in der Hochspannungsbetriebs- Region A1 gegenüber dem Serienwiderstand zwischen den Sour ce/Drain-Regionen 28 und 28 in der Niederspannungsbetriebs- Region A2 verringert wird.
Auf der anderen Seite kann durch Verringerung des ausgesparten
Betrags C2 in der Niederspannungsbetriebs-Region A2 der Ab
stahd zwischen den Source/Drain-Regionen 28 und 28 im wesent
lichen zu (L2 + 2 × W2 + 2 × D2) gesetzt werden. Dies
liefert eine gute Kurzkanaleigenschaft ohne Anfälligkeit für
Kurzkanal-Effekte.
Fig. 14 ist ein erläuterndes Diagramm eines parasitären Kapa
zitätsanteils zwischen der Gate-Elektrode und der Sour
ce/Drain-Region des MOS-Transistors der Halbleiter-Vorrichtung
der ersten Ausführungsform.
Bezugnehmend auf Fig. 14 wird ein Vergleich zwischen den para
sitären Kondensatoren C11 bis C13 des MOS-Transistors Q1 für
die Hochspannung und den parasitären Kondensatoren C21 bis C23
des MOS-Transistors Q2 für die Niederspannung angestellt. Auf
grund der Beziehung Dicke D1 < Dicke D2, führt ein Kapazi
tätsvergleich zu: C11 < C21 und C13 < C23. Aufgrund von W1 =
W2 gilt auch die folgende Beziehung: C12 = C22.
Folglich kann die parasitäre Kapazität des MOS-Transistors Q2
für die Niederspannung gegenüber jener des MOS-Transistors Q1
für die Hochspannung verringert werden. In einer Halbleiter-
Vorrichtung (LSI), in der ein MOS-Transistor für die Hochspan
nung und ein MOS-Transistor für die Niederspannung vorhanden
sind, um auf eine Mehrzahl von Spannungen anzusprechen, ist
der MOS-Transistor Q2 für die Niederspannung gewöhnlich dazu
geeignet, durch Reduzierung seiner parasitären Kapazität eine
hohe Geschwindigkeit zu erzielen, da er sich auf einen inneren
Hochgeschwindigkeits-Logikabschnitt bezieht.
Da im Hochgeschwindigkeits-Logikabschnitt ein dünner Gate-
Isolationsfilm verwendet wird, ist es auf der anderen Seite
unmöglich, eine Schaltung zu verwirklichen, die eine hohe
Spannung erfordert, wie zum Beispiel eine Steuerschaltung für
eine Schnittstelle mit einer Hochspannung, welche auf einer
Platine, beispielsweise einer gedruckten Schaltung verwendet
wird, und eine Steuerschaltung für einen Flash-Speicher.
In einer Hochspannungs-Ein-/Ausgabe-Schaltung, die eine hohe
Spannung erfordert, ist es zum Beispiel notwendig, eine exter
ne große Kapazität zu treiben und in erster Linie die Treiber
fähigkeit des Transistors selbst zu verbessern. Ein Anstieg
der parasitären Kapazität ist deshalb belanglos, wenn der Ent
wurf der Gestalt durchgeführt wird, daß die Widerstandsfähig
keit gegenüber heißen Ladungsträgern eine vorbestimmte Bezie
hung erfüllt.
Bezugnehmend auf Fig. 13 wird hier im folgenden die sich erge
bende Auswirkung auf die Halbleiter-Vorrichtung der ersten
Ausführungsform beschrieben.
- A) MOS-Transistoren desselben Leitungstyps können mit einem kleinen Anstieg oder gar keinem Anstieg in der Anzahl der Schritte gegenüber dem, was bisher erwünscht war, hergestellt werden. Dies liegt daran, daß bei der Hochspannungsbetriebs- Region A1 und der Niederspannungsbetrieb-Region A2 die LDD- Implantation in unterschiedlichen Schritten durchgeführt wird, die Ausbildung der Seitenwände mittels Rückätzens zur gleichen Zeit durchgeführt wird und der die Source/Drain-Regionen aus bildende Vorgang zur gleichen Zeit durchgeführt wird.
- B) Die Widerstandsfähigkeit des MOS-Transistors Q1 für die Hochspannung gegenüber heißen Ladungsträgern wird beachtlich verbessert, da der LDD-Implantationsvorgang in der Hochspan nungsbetrieb-Region A1 nach Ausbildung des Siliziumoxidfilms 6 zum Bilden der Unterschicht-Seitenwand durchgeführt wird. Dies bedeutet eine Ionenimplantation wird durch den Siliziumoxid film 6 durchgeführt, wodurch wenige oder keine Haftstellen- Zustände auf der Oberfläche des Halbleiter-Substrats 1 ausge bildet werden.
- C) Wenn, wie im Obigen (II) beschrieben, eine Implantation von Dotanden durch den Siliziumoxidfilm 6 durchgeführt wird, verbleiben Bedenken, daß bei einem Verlust bei der Implantati on von Dotanden sich die Treiberfähigkeit des MOS-Transistors Q1 für die Hochspannung verschlechtert. Derartige Bedenken können jedoch im wesentlichen beseitigt werden, da durch Durchführen einer Vorbehandlung mit einem Naßprozeß vor dem Ablagern des Siliziumnitridfilms 7, der ein Oberschicht- Seitenwandfilm ist, lediglich der Siliziumoxidfilm 6a in der Hochspannungsbetriebs-Region A1 zu einem dünnen Film ausgebil det werden kann.
- D) Da die Dotanden direkt in die Niederspannungsbetriebs- Region A2 implantiert werden (eigentlich durch einen Film thermischen Oxids, der beim Ausbilden des Gate-Isolationsfilms 21 zurückbleibt), tritt mit Bezug auf das Obige (III) kein Problem auf, sogar wenn die Implantationsenergie niedrig ist. Deshalb kann die Dotierungsregion 23 (LDD-Region 29) in einem verhältnismäßig flachen Bereich der Oberfläche des Halbleiter- Substrats 1 ausgebildet werden, wodurch keine Verschlechterung der Kurzkanaleigenschaft (Widerstandsfähigkeit gegenüber Durchgriff) verursacht wird.
- E) Die Treiberfähigkeit des MOS-Transistors Q1 für die Hoch spannung kann erhöht werden, da die Source/Drain-Region 18 in einer größeren Nähe zur Gate-Elektrode 12 ausgebildet wird, indem beim Entfernen des Siliziumoxidfilms 6a für eine Unter schicht-Seitenwand der ausgesparte Betrag C1 der Unterschicht- Seitenwand 17 der Hochspannungsbetriebs-Region A1 gegenüber dem ausgesparten Betrag C2 der Unterschicht-Seitenwand 27 der Niederspannungsbetriebs-Region A2 vergrößert wird. In ähnli cher Weise kann die Treiberfähigkeit des MOS-Transistors Q1 für die Hochspannung durch Ausbildung der Silizid-Region 31 in der Umgebung des Randes der Gate-Elektrode 12 vergrößert wer den.
- F) Mit Bezug auf das Obige (V) kann der ausgesparte Betrag C2 der Niederspannungsbetriebs-Region A2 verhältnismäßig klein gemacht werden und die Source/Drain-Regionen 28 und 28 können mit einem hinreichenden Abstand angeordnet werden, wodurch keine Verschlechterung der Kurzkanaleigenschaft hervorgerufen wird.
- G) Die Treiberfähigkeit des MOS-Transistors Q1 für die Hochspannung wird verbessert, da das von der Gate-Elektrode 12 ausgebildete Feld die unterhalb der Seitenwände 16 und 17 lie gende LDD-Region 19 stark beeinflussen kann, indem die Unter schicht-Seitenwand 17 des MOS-Transistors Q1 für die Hochspan nung der Gestalt ausgebildet wird, daß sie eine verhältnismä ßig kleine Dicke D1 aufweist.
- H) Mit Bezug auf das Obige (VII) kann die parasitäre Kapa zität zwischen der Gate-Elektrode und der Source/Drain-Region verringert werden, um einen Hochgeschwindigkeitsbetrieb bei einer geringen Leistungsaufnahme zu verwirklichen, indem die Unterschicht-Seitenwand 27 des MOS-Transistors Q2 für die Nie derspannung der Gestalt ausgebildet wird, daß sie eine ver hältnismäßig große Dicke D2 aufweist.
- I) In der Niederspannungsbetriebs-Region A2 kann durch eine Ionenimplantation der Dotanden bei einer niedrigen Energie ein scharfes Profil (das heißt ein schneller Wechsel der Konzen tration) erhalten werden, in dem ein LDD-Implantationsvorgang vor dem Ausbilden des Siliziumoxidfilms 6 durchgeführt wird. Da die Dotierungsregion 23 dadurch ausgebildet werden kann, daß auf effektive Weise ein derartig scharfes Profil verwendet wird, ist es möglich einen MOS-Transistor Q2 für die Nieder spannung zu erhalten, der beständig gegenüber dem Kurzkanalef fekt ist und eine hohe Treiberfähigkeit aufweist.
- J) Mit Bezug auf das Obige (IX) werden ein Ionenimplantati onsvorgang bei einer hohen Energie und ein Ionenimplantations vorgang über dem Siliziumoxidfilm 6 in geeigneter Weise kombi niert, um das Dotierungsprofil breit zu machen, indem in der Hochspannungsbetriebs-Region A1 die Ionenimplantation der Do tanden über dem Siliziumoxidfilm 6 in effektiver Weise genutzt wird. Dadurch kann die Feldkonzentration, die am Endabschnitt der Drain-Region auftritt, abgebaut werden, um die Wider standsfähigkeit gegenüber heißen Ladungsträgern zu verbessern.
Bezugnehmend auf Fig. 15 kann in der Hochspannungsbetrieb-
Region A1 nur die Oberschicht-Seitenwand 16 auf der Seitenflä
che ausgebildet werden, indem ein Naßätzen der Gestalt durch
geführt wird, daß unter Verwendung eines Dickenunterschiedes
der Siliziumoxidfilme 6a und 6b im Schritt von Fig. 9 nur der
Siliziumoxidfilm 6a vollständig entfernt wird.
Bezugnehmend auf Fig. 16 kann es so eingerichtet werden, daß
ein Teil des Siliziumoxidfilms 6a als Film thermischen Oxids
17a unter der Oberschicht-Seitenwand 16 verbleibt.
Bezugnehmend auf Fig. 17 kann eine Filmdicke D11 der Unter
schicht-Seitenwand 17, die an die Gate-Elektrode 12 angrenzt,
kleiner sein als eine Filmdicke D12 der Unterschicht-
Seitenwand, 17 die auf der Oberfläche des Halbleiter-Substrats
1 (das heißt der Dotierungsregion 13) vorhanden ist. Wenn
D11 = 0, wird die Struktur von Fig. 16 erhalten.
In allen in Fig. 15 bis Fig. 17 gezeigten Strukturen ist die
Profilbreite der Seitenwand in der Hochspannungsbetriebs-
Region A1 kleiner als jene in der Struktur von Fig. 9. In der
Struktur von Fig. 15 bedeutet dies, daß die Größe der Seiten
wand des MOS-Transistors Q1 für die Hochspannung um den Betrag
der abwesenden Unterschicht-Seitenwand 17 kleiner ist. In der
Struktur von Fig. 16 ist die Profilbreite der Seitenwand des
MOS-Transistors Q1 für die Hochspannung um den Betrag der in
Richtung der Profilbreite nicht vorhandenen Unterschicht-
Seitenwand 17 kleiner. In der Struktur von Fig. 17 ist die
Profilbreite der Seitenwand des MOS-Transistors Q1 für die
Hochspannung um den Betrag, um den die Dicke D11 kleiner als
die Dicke D12 ist, kleiner.
Folglich kann mit den Strukturen von Fig. 15 bis Fig. 17 die
Treiberfähigkeit des MOS-Transistors Q1 für die Hochspannung,
der schließlich hergestellt wird, um den Betrag, um den die
Profilbreite der Seitenwand in der Hochspannungsbetriebs-
Region A1 kleiner ist als jene der Struktur von Fig. 9, weiter
erhöht werden.
Das Herstellungsverfahren der ersten Ausführungsform legt die
Betonung auf das Verfahren zum Herstellen eines MOS-
Transistors für die Hochspannung und eines MOS-Transistors für
die Niederspannung, die beide vom selben Leitungstyp sind. Ei
ne zweite Ausführungsform ist auf ein Verfahren zum Herstellen
einer Halbleiter-Vorrichtung einer CMOS-Struktur gerichtet.
Im Herstellungsverfahren der zweiten Ausführungsform wird die
Betonung insbesondere auf die Verbesserung der Widerstandsfä
higkeit eines NMOS-Transistors für die Hochspannung in der
CMOS-Struktur gegenüber heißen Ladungsträgern gelegt.
Fig. 18 ist ein Flußdiagramm, das ein Verfahren zum Herstellen
einer Halbleitervorrichtung gemäß der zweiten Ausführungsform
veranschaulicht. Bezugnehmend auf Fig. 18 wird der Gang des
Verfahrens beschrieben. Das Flußdiagramm von Fig. 18 veran
schaulicht eine Folge von Schritten, die durchgeführt werden,
nachdem durch die in Fig. 1 bis Fig. 3 der ersten Ausführungs
form gezeigten Schritte sowohl in einer Hochspannungsbetriebs-
Region A1 als auch in einer Niederspannungsbetriebs-Region A2
ein Gate-Isolationsfilm und eine Gate-Elektrode ausgebildet
wurden.
Schritt S11 ist ein erster LDD-Implantationsvorgang an einem
NMOS-Transistor für die Niederspannung. Schritt S12 ist ein
erster LDD-Implantationsvorgang an einem PMOS-Transistor für
die Niederspannung. Schritt S13 ist ein erster LDD-
Implantationsvorgang an einem PMOS-Transistor für die Hoch
spannung.
Die Schritte S11 bis S13 entsprechen dem ersten LDD-
Implantationsvorgang in der Niederspannungsbetriebs-Region A2,
wie in Fig. 4 der ersten Ausführungsform gezeigt (Der PMOS-
Transistor für die Hochspannung wird absichtlich mit einem
Aufbau gefertigt, der dem des MOS-Transistors Q2 für die Nie
derspannung äquivalent ist.) Für NMOS-Transistoren werden als
Fremdionen 24 N-Dotanden implantiert. Für PMOS-Transistoren
werden als Fremdionen 24 P-Dotanden implantiert. Die Reihen
folge der Schritte S11 bis S13 ist veränderbar. Ein Taschenim
plantations-Vorgang zur Ausbildung einer Taschenregion kann
zusammen mit den Schritten S11 bzw. S12 durchgeführt werden.
In Schritt S14 wird eine Vorbehandlung mit einem Naßprozeß
durchgeführt. In Schritt S15 wird ein Unterschicht-
Seitenwandfilm ausgebildet. Schritt S15 entspricht dem in Fig.
5 der ersten Ausführungsform gezeigten Vorgang des Ausbildens
des Siliziumoxidfilms 6.
In Schritt S16 wird ein zweiter LDD-Implantationsvorgang an
einem NMOS-Transistor für die Hochspannung durch den Unter
schicht-Seitenwandfilm durchgeführt. Schritt S16 entspricht
dem in Fig. 6 der ersten Ausführungsform gezeigten zweiten
LDD-Implantationsvorgang in der Hochspannungsbetriebs-Region
A1.
In Schritt S17 wird eine Vorbehandlung mit einem Naßprozeß
durchgeführt. In Schritt S18 wird ein Oberschicht-
Seitenwandfilm ausgebildet und eine Nachbehandlung, wie zum
Beispiel ein Rückätzen und eine Behandlung mit HF (Flußsäure)
das heißt ein Naßprozeß, wird durchgeführt, um auf der Seiten
fläche der Gateelektrode jedes MOS-Transistors eine Seitenwand
auszubilden. Die Vorgänge der Schritte S17 und S18 entsprechen
der Vorbehandlung mit dem Naßprozeß und dem Vorgang des Aus
bildens des Siliziumnitridfilms 7, wie in Fig. 7 der ersten
Ausführungsform gezeigt. Der Vorgang von Schritt S18 ent
spricht auch den Vorgängen des Ausbildens der Oberschicht-
Seitenwand 16 bzw. der Unterschicht-Seitenwand 17, wie in Fig.
8 bzw. Fig. 9 der ersten Ausführungsform gezeigt.
In Schritt S19 wird für alle NMOS-Transistoren (für die Hoch
spannung und für die Niederspannung) ein eine Source/Drain-
Region ausbildender Vorgang durchgeführt. In Schritt S20 wird
für alle PMOS-Transistoren ein eine Source/Drain-Region aus
bildender Vorgang durchgeführt.
Die Schritte S19 und S20 entsprechen dem in Fig. 10 der ersten
Ausführungsform gezeigten Vorgang des Ausbildens der Sour
ce/Drain-Region. Für die NMOS-Transistoren sind die Fremdionen
8 N-Dotanden. Für die PMOS-Transistoren sind die Fremdionen 8
P-Dotanden. Die Reihenfolge der Schritte S19 und S20 ist ver
änderbar.
In Schritt S21 wird ein Silizid (Salizid) auf der Oberfläche
der Source/Drain-Region und auf der Oberfläche der Gateelek
trode ausgebildet, wodurch sich die CMOS-Struktur ergibt.
Schritt S21 entspricht dem in Fig. 12 der ersten Ausführungs
form gezeigten Silizidprozeß.
Das Herstellungsverfahren der zweiten Ausführungsform kann da
her eine Halbleiter-Vorrichtung der CMOS-Struktur liefern, bei
der, die in der ersten Ausführungsform beschriebenen entste
henden Wirkungen nur in den NMOS-Transistoren erhalten werden
können.
Wie die zweite Ausführungsform bezieht sich eine dritte Aus
führungsform auf ein Verfahren zum Herstellen einer Halblei
ter-Vorrichtung einer CMOS-Struktur.
Beim Herstellungsverfahren der dritten Ausführungsform wird
die Betonung insbesondere auf die Verbesserung der Wider
standsfähigkeit sowohl eines PMOS-Transistors für die Hoch
spannung als auch eines NMOS-Transistors für die Hochspannung
in der CMOS-Struktur gegenüber heißen Ladungsträgern gelegt.
Fig. 19 ist ein Flußdiagramm, das ein Verfahren zum Herstellen
einer Halbleiter-Vorrichtung gemäß der dritten Ausführungsform
veranschaulicht. Bezugnehmend auf Fig. 19 wird der Gang des
Verfahrens beschrieben. Das Flußdiagramm von Fig. 19 veran
schaulicht eine Folge von Schritten, die durchgeführt werden,
nachdem mittels der in Fig. 1 bis Fig. 3 der ersten Ausfüh
rungsform gezeigten Schritte sowohl in einer Hochspannungsbe
triebs-Region A1 als auch in einer Niederspannungsbetriebs-
Region A2 ein Gate-Isolationsfilm und eine Gate-Elektrode aus
gebildet wurden.
Schritt S31 ist ein erster LDD-Implantationsvorgang eines
NMOS-Transistors für die Niederspannung. Schritt S32 ist ein
erster LDD-Implantationsvorgang eines PMOS-Transistors für die
Niederspannung.
Die Schritte S31 und S32 entsprechen dem ersten LDD-
Implantationsvorgang in der Niederspannungsbetriebs-Region A2,
wie in Fig. 4 der ersten Ausführungsform gezeigt. Die Reihen
folge der Schritte S31 und S32 ist veränderbar. Ein Taschenim
plantationsvorgang zum Ausbilden einer Taschenregion kann zu
sammen mit den Schritten S31 bzw. S32 durchgeführt werden.
In Schritt S33 wird eine Vorbehandlung mit einem Naßprozeß
durchgeführt. In Schritt S34 wird ein Unterschicht-
Seitenwandfilm ausgebildet. Schritt S34 entspricht dem in Fig.
5 der ersten Ausführungsform gezeigten Vorgang des Ausbildens
des Siliziumoxidfilms 6.
In Schritt S35 wird ein zweiter LDD-Implantationsvorgang an
einem NMOS-Transistor für die Hochspannung durch den Unter
schicht-Seitenwandfilm durchgeführt. In Schritt S36 wird ein
zweiter LDD-Implantationsvorgang an einem PMOS-Transistor für
die Hochspannung durch den Unterschicht-Seitenwandfilm durch
geführt.
Die Schritte S35 und S36 entsprechen dem zweiten LDD-
Implantationsvorgang in der Hochspannungsbetriebs-Region A1,
wie in Fig. 6 der ersten Ausführungsform gezeigt. Die Reihen
folge der Schritte S35 und S36 ist veränderbar.
In Schritt S37 wird eine Vorbehandlung mit einem Naßprozeß
durchgeführt. In Schritt S38 wird ein Oberschicht-
Seitenwandfilm ausgebildet und eine Nachbehandlung, wie zum
Beispiel ein Rückätzen und eine Behandlung mit HF (Flußsäure),
wird durchgeführt, um auf der Seitenfläche einer Gateelektrode
jedes MOS-Transistors eine Seitenwand auszubilden.
Die Vorgänge der Schritte S37 und S38 entsprechend der Vorbe
handlung mit dem Naßprozeß und dem Vorgang des Ausbildens des
Siliziumnitridfilms 7, wie in Fig. 7 der ersten Ausführungs
form gezeigt. Der Vorgang von Schritt S38 entspricht auch den
Vorgängen des Ausbildens der Oberschicht-Seitenwand 16 bzw.
der Unterschicht-Seitenwand 17, wie in Fig. 8 bzw. Fig. 9 der
ersten Ausführungsform gezeigt.
In Schritt S39 wird an allen NMOS-Transistoren ein eine Sour
ce/Drain-Region ausbildender Vorgang durchgeführt. In Schritt
S40 wird an allen PMOS-Transistoren ein eine Source/Drain-
Region ausbildender Vorgang durchgeführt.
Die Schritte S39 und S40 entsprechen dem in Fig. 10 der ersten
Ausführungsform gezeigten Vorgang des Ausbildens der Sour
ce/Drain-Region. Die Reihenfolge der Schritte S39 und S40 ist
veränderbar.
In Schritt S41 wird ein Silizid (Salizid) auf der Oberfläche
der Source/Drain-Region und auf der Oberfläche der Gate-
Elektrode ausgebildet, woraus sich die CMOS-Struktur ergibt.
Schritt S41 entspricht dem in Fig. 12 der ersten Ausführungs
form gezeigten Silizid-Prozeß.
Das Herstellungsverfahren der dritten Ausführungsform kann da
her eine Halbleiter-Vorrichtung der CMOS-Struktur liefern, bei
welcher die in der ersten Ausführungsform beschriebenen ent
stehenden Wirkungen sowohl für die NMOS- als auch für die
PMOS-Transistoren erhalten werden.
Wie die zweite Ausführungsform bezieht sich eine vierte Aus
führungsform auf ein Verfahren zum Herstellen einer Halblei
ter-Vorrichtung einer CMOS-Struktur.
Es wird der Fall des Ausbildens eines MOS-Transistors für die
Niederspannung betrachtet, dessen Kanallänge extrem kurz ist,
zum Beispiel 0,18 µm oder weniger. Für den Fall von PMOS-
Transistoren für die Niederspannung kann bei gleicher Energie
durch einen zweiten LDD-Implantationsvorgang durch eine Unter
schicht-Seitenwand eine LDD-Region im Vergleich zu einem er
sten LDD-Implantationsvorgang flacher ausgebildet werden. Dies
erlaubt eine Verbesserung der Kurzkanaleigenschaft.
Im Herstellungsverfahren der vierten Ausführungsform wird in
der CMOS-Struktur die Betonung auf die Verbesserung der Wider
standsfähigkeit eines NMOS-Transistors für die Hochspannung
gegenüber heißen Ladungsträgern sowie die Verbesserung der
Kurzkanaleigenschaft eines PMOS-Transistors für die Nieder
spannung gelegt.
Fig. 20 ist ein Flußdiagramm, das ein Verfahren zum Herstellen
einer Halbleiter-Vorrichtung gemäß der vierten Ausführungsform
veranschaulicht. Bezugnehmend auf Fig. 20 wird der Gang des
Verfahrens beschrieben. Das Flußdiagramm von Fig. 20 veran
schaulicht eine Folge von Schritten, nachdem mittels der in
Fig. 1 bis Fig. 3 der ersten Ausführungsform gezeigten Schrit
te sowohl in einer Hochspannungsbetriebs-Region A1 als auch in
einer Niederspannungsbetriebs-Region A2 ein Gate-
Isolationsfilm und eine Gate-Elektrode ausgebildet wurden.
Schritt S51 ist ein erster LDD-Implantationsvorgang an einem
NMOS-Transistor für die Niederspannung. Schritt S52 ist ein
erster LDD-Implantationsvorgang an einem PMOS-Transistor für
die Hochspannung.
Die Schritte S51 und S52 entsprechen dem in Fig. 4 der ersten
Ausführungsform gezeigten ersten LDD-Implantationsvorgang in
der Niederspannungsbetriebs-Region A2. (Der PMOS-Transistor
für die Hochspannung wird absichtlich mit einem Aufbau gefer
tigt, der dem des MOS-Transistors Q2 für die Niederspannung
äquivalent ist.) Die Reihenfolge der Schritte S51 und S52 ist
veränderbar. Ein Taschenimplantationsvorgang zum Ausbilden ei
ner Taschenregion kann zusammen mit Schritt S51 durchgeführt
werden.
In Schritt S53 wird eine Vorbehandlung mit einem Naßprozeß
durchgeführt. In Schritt S54 wird ein Unterschicht-
Seitenwandfilm ausgebildet. Schritt S54 entspricht dem in Fig.
5 der ersten Ausführungsform gezeigten Vorgang des Ausbildens
des Siliziumoxidfilms 6.
In Schritt S55 wird ein zweiter LDD-Implantationsvorgang an
einem PMOS-Transistor für die Niederspannung durch den Unter
schicht-Seitenwandfilm durchgeführt. In Schritt S56 wird ein
zweiter LDD-Implantationsvorgang an einem NMOS-Transistor für
die Hochspannung durch den Unterschicht-Seitenwandfilm durch
geführt.
Die Schritte S55 und S56 entsprechen dem in Fig. 6 der ersten
Ausführungsform gezeigten zweiten LDD-Implantationsvorgang in
der Hochspannungsbetriebs-Region A1. (Der PMOS-Transistor für
die Niederspannung wird absichtlich mit einem Aufbau herge
stellt, der dem des MOS-Transistors Q1 für die Hochspannung
der ersten Ausführungsform äquivalent ist.) Die Reihenfolge
der Schritte S55 und S56 ist veränderbar. Ein Taschenimplanta
tionsvorgang für die Ausbildung einer Taschenregion kann zu
sammen mit Schritt S55 durchgeführt werden.
In Schritt S57 wird eine Vorbehandlung mit einem Naßprozeß
durchgeführt. In Schritt S58 wird ein Oberschicht-
Seitenwandfilm ausgebildet und eine Nachbehandlung, wie zum
Beispiel ein Rückätzen und eine Behandlung mit HF (Flußsäure)
durchgeführt, um auf der Seitenfläche der Gateelektrode jedes
MOS-Transistors eine Seitenwand auszubilden.
Die Vorgänge der Schritte S57 und S58 entsprechen der Vorbe
handlung mit dem Naßprozeß und dem Vorgang des Ausbildens des
Siliziumnitridfilms 7, wie in Fig. 7 der ersten Ausführungs
form gezeigt. Der Vorgang von Schritt S58 entspricht auch den
Vorgängen des Ausbildens der Oberschicht-Seitenwand 16 bzw.
der Unterschicht-Seitenwand 17, wie in Fig. 8 bzw. Fig. 9 der
ersten Ausführungsform gezeigt.
In Schritt S59 wird an allen NMOS-Transistoren ein eine Sour
ce/Drain-Region ausbildender Vorgang durchgeführt. In Schritt
S60 wird an allen PMOS-Transistoren ein eine Source/Drain-
Region ausbildender Vorgang durchgeführt.
Die Schritte S59 und S60 entsprechen dem in Fig. 10 der ersten
Ausführungsform gezeigten Vorgang des Ausbildens der Sour
ce/Drain-Region. Die Reihenfolge der Schritte S59 und S60 ist
veränderbar.
In Schritt S61 wird ein Silizid (Salizid) auf der Oberfläche
der Source/Drain-Region und auf der Oberfläche der Gate-
Elektrode ausgebildet, so daß sich die CMOS-Struktur ergibt.
Schritt S61 entspricht dem in Fig. 12 der ersten Ausführungs
form gezeigten Silizid-Prozeß.
Das Herstellungsverfahren der vierten Ausführungsform kann da
her eine Halbleitervorrichtung der CMOS-Struktur liefern, bei
der die in der ersten Ausführungsform beschriebenen entstehen
den Wirkungen in den NMOS-Transistoren erhalten werden und die
Kurzkanaleigenschaft in den PMOS-Transistoren für die Nieder
spannung verbessert wird.
Wie die zweite Ausführungsform bezieht sich eine fünfte Aus
führungsform auf ein Verfahren zum Herstellen einer Halblei
ter-Vorrichtung einer CMOS-Struktur.
Im Herstellungsverfahren der fünften Ausführungsform wird in
der CMOS-Struktur die Betonung auf die Verbesserung der Wider
standsfähigkeit eines NMOS-Transistors für die Hochspannung
und eines PMOS-Transistors für die Hochspannung gegenüber hei
ßen Ladungsträgern sowie auf die Verbesserung der Kurzkanalei
genschaft eines PMOS-Transistors für die Niederspannung ge
legt.
Fig. 21 ist ein Flußdiagramm, das ein Verfahren zum Herstellen
einer Halbleiter-Vorrichtung gemäß der fünften Ausführungsform
veranschaulicht. Bezugnehmend auf Fig. 21 wird der Gang des
Verfahrens beschrieben. Das Flußdiagramm von Fig. 21 veran
schaulicht eine Folge von Schritten, nachdem mittels der in
Fig. 1 bis Fig. 3 der ersten Ausführungsform gezeigten Schrit
te sowohl in einer Hochspannungsbetriebs-Region A1 als auch in
einer Niederspannungsbetriebs-Region A2 ein Gate-
Isolationsfilm und eine Gate-Elektrode ausgebildet wurden.
Schritt S71 ist ein erster LDD-Implantationsvorgang an einem
NMOS-Transistor für die Niederspannung. Schritt S71 entspricht
dem in Fig. 4 der ersten Ausführungsform gezeigten ersten LDD-
Implantationsvorgang in der Niederspannungsbetriebs-Region A2.
Ein Taschenimplantationsvorgang zum Ausbilden einer Taschenre
gion kann zusammen mit Schritt S71 durchgeführt werden.
In Schritt S72 wird eine Vorbehandlung mit einem Naßprozeß
durchgeführt. In Schritt S73 wird ein Unterschicht-
Seitenwandfilm ausgebildet. Schritt S73 entspricht dem in Fig.
5 der ersten Ausführungsform gezeigten Vorgang des Ausbildens
des Siliziumoxidfilms 6.
In Schritt S74 wird ein zweiter LDD-Implantationsvorgang an
einem PMOS-Transistor für die Niederspannung durch den Unter
schicht-Seitenwandfilm durchgeführt. In Schritt S75 wird ein
zweiter LDD-Implantationsvorgang an einem NMOS-Transistor für
die Hochspannung durch den Unterschicht-Seitenwandfilm durch
geführt. In Schritt S76 wird ein zweiter LDD-
Implantationsvorgang an einem PMOS-Transistor für die Hoch
spannung durch den Unterschicht-Seitenwandfilm durchgeführt.
Die Schritt S74 bis S76 entsprechen dem in Fig. 6 der ersten
Ausführungsform gezeigten zweiten LDD-Implantationsvorgang in
der Hochspannungsbetriebs-Region A1. (Der PMOS-Transistor für
die Niederspannung wird absichtlich mit einem Aufbau herge
stellt, der dem des MOS-Transistors Q1 für die Hochspannung in
der ersten Ausführungsform äquivalent ist.) Die Reihenfolge
der Schritte S74 bis S76 ist veränderbar. Ein Taschenimplanta
tionsvorgang zum Ausbilden einer Taschenregion kann zusammen
mit Schritt S74 durchgeführt werden.
In Schritt S77 wird eine Vorbehandlung mit einem Naßprozeß
durchgeführt. In Schritt S78 wird ein Oberschicht-
Seitenwandfilm ausgebildet und eine Nachbehandlung, wie zum
Beispiel ein Rückätzen und eine Behandlung mit HF (Flußsäure),
durchgeführt, um auf der Seitenfläche einer Gateelektrode je
des MOS-Transistors eine Seitenwand auszubilden.
Die Vorgänge der Schritte S77 und S78 entsprechen der Vorbe
handlung mit dem Glasprozeß und dem Vorgang des Ausbildens des
Siliziumnitridfilms 7, wie in Fig. 7 der ersten Ausführungs
form gezeigt. Der Vorgang von Schritt S78 entspricht auch den
Vorgängen des Ausbildens der Oberschicht-Seitenwand 16 bzw.
der Unterschicht-Seitenwand 17, wie in Fig. 8 bzw. Fig. 9 der
ersten Ausführungsform gezeigt.
In Schritt S79 wird für alle NMOS-Transistoren ein eine Sour
ce/Drain-Region ausbildender Vorgang durchgeführt. In Schritt
S80 wird für alle PMOS-Transistoren ein eine Source/Drain-
Region ausbildender Vorgang durchgeführt. Die Reihenfolge der
Schritte S79 und S80 ist veränderbar. Die Schritte S79 und S80
entsprechen dem in Fig. 10 der ersten Ausführungsform gezeig
ten Vorgang des Ausbildens der Source/Drain-Region.
In Schritt S81 wird ein Silizid (Salizid) auf der Oberfläche
der Source/Drain-Region und auf der Oberfläche der Gate-
Elektrode ausgebildet, so daß sich die CMOS-Struktur ergibt.
Schritt S81 entspricht dem in Fig. 12 der ersten Ausführungs
form gezeigten Silizid-Prozeß.
Das Herstellungsverfahren der fünften Ausführungsform kann da
her eine Halbleiter-Vorrichtung der CMOS-Struktur liefern, bei
der die in der ersten Ausführungsform beschriebenen entstehen
den Wirkungen in den NMOS-Transistoren und den PMOS-
Transistoren für die Hochspannung erhalten werden und die
Kurzkanaleigenschaft in den PMOS-Transistoren für die Nieder
spannung verbessert wird.
Fig. 22 ist eine Querschnittsansicht, die einen Aufbau einer
Halbleiter-Vorrichtung gemäß einer sechsten Ausführungsform
veranschaulicht. Wie in Fig. 22 gezeigt, unterscheidet sich
diese Halbleiter-Vorrichtung von der in Fig. 13 gezeigten
Halbleiter-Vorrichtung der ersten Ausführungsform darin, daß
das Halbleiter-Substrat 1 durch ein SOI-Substrat (Siliziumsub
strat 51, vergrabener Oxidfilm 52 und SOI-Schicht 53) ersetzt
wird und eine Source/Drain-Region 18 eines MOS-Transistors Q3
für die Hochspannung und eine Source/Drain-Region 28 eines
MOS-Transistors Q4 für die Niederspannung von der Oberfläche
bis zur Rückseite der SOI-Schicht 53 ausgebildet werden. An
sonsten ist der Aufbau ähnlich dem der ersten Ausführungsform,
weshalb seine Beschreibung unterlassen wird.
Bei der in Fig. 22 gezeigten SOI-Struktur ist es sehr schwie
rig, die Widerstandsfähigkeit gegenüber heißen Ladungsträgern
durch einen parasitären Bipolartransistor-Effekt zu erhöhen.
Dies ist insbesondere beim in einer Hochspannungsbetriebs-
Region A1 ausgebildeten MOS-Transistor Q3 für die Hochspannung
wahrnehmbar.
Durch Ausführen des Verfahrens zum Herstellen einer Halblei
ter-Vorrichtung der ersten Ausführungsform auf dem SOI-
Substrat ist es jedoch möglich, die gleichen Wirkungen wie bei
der ersten Ausführungsform zu erhalten.
Um die Eigenschaft des MOS-Transistors Q3 für die Hochspannung
zu verbessern, ist es zweckmäßig, einen das Substrat festle
genden Aufbau zu verwenden, um das Potential einer Substratre
gion eines MOS-Transistors auf dem der SOI-Schicht 53 festzu
halten.
Fig. 23 ist eine Querschnittsansicht, die eine SOI-Struktur
veranschaulicht, die mittels einer partiellen Grabenisolation
erhalten wird. Wie in Fig. 23 gezeigt, wird jede einen Transi
stor bildende Region einer SOI-Schicht 53 durch einen partiel
len Oxidfilm 131 isoliert, dessen unterer Schichtabschnitt mit
einer Wannenregion ausgestattet ist. In einer Unterschicht des
partiellen Oxidfilms 131, die NMOS-Transistoren voneinander
isoliert, wird eine P-Wannenregion 111 angeordnet. In einer
Unterschicht des partiellen Oxidfilms 131, die PMOS-
Transistoren voneinander isoliert, wird eine N-Wannenregion
112 angeordnet. Die P-Wannenregion 111 (auf der NMOS-
Transistorseite) und die N-Wannenregion 112 (auf der PMOS-
Transistorseite) werden in einer Unterschicht des partiellen
Oxidfilms 131, die NMOS-Transistoren und PMOS-Transistoren
voneinander isoliert, angeordnet. Die Wannenregion 111 ist der
Gestalt ausgebildet, daß sie eine Drain-Region 105 und eine
Source-Region 105 der NMOS-Transistorgruppe umgibt und die
Wannenregion 112 ist der Gestalt ausgebildet, daß sie eine
Drain-Region 105 und eine Source/Drain-Region 106 der PMOS-
Transistorgruppe umgibt. Ein Zwischenschicht-Isolationsfilm
104 bedeckt die Ob 06910 00070 552 001000280000000200012000285910679900040 0002010124413 00004 06791erfläche der SOI-Schicht 53.
In dieser Struktur umfaßt eine MOS-Transistor-Einheit, die
durch den partiellen Oxidfilm 131 von den anderen Transistoren
isoliert ist:
die Drain-Region 105, die Source-Region 106 und die den Kanal bildende Region 107, die in der SOI-Schicht 53 ausgebildet werden;
einen Gateoxidfilm 108, der auf der den Kanal ausbildenden Re gion 107 ausgebildet wird; und
eine Gate-Elektrode 109, die auf dem Gateoxidfilm 108 ausge bildet wird.
die Drain-Region 105, die Source-Region 106 und die den Kanal bildende Region 107, die in der SOI-Schicht 53 ausgebildet werden;
einen Gateoxidfilm 108, der auf der den Kanal ausbildenden Re gion 107 ausgebildet wird; und
eine Gate-Elektrode 109, die auf dem Gateoxidfilm 108 ausge bildet wird.
Eine auf dem Zwischenschicht-Isolationsfilm 104 ausgebildete
Verdrahtungsschicht 122 ist über einen Kontakt 121 elektrisch
mit der Drain-Region 105 oder der Source-Region 106 verbunden.
Eine Substrat-Region (nicht in Fig. 23 gezeigt) ist zwischen
den Wannenregionen 111 in der SOI-Schicht 53 ausgebildet und
die Substrat-Region ist in Kontakt mit der angrenzenden Wan
nenregion 111. Eine auf dem Zwischenschicht-Isolationsfilm 104
ausgebildete Verdrahtungsschicht für die Substrat-Region
(nicht gezeigt) ist über einen im Zwischenschicht-
Isolationsfilm 104 angeordneten Substratkontakt (nicht ge
zeigt) mit der Substrat-Region elektrisch verbunden.
Wie in Fig. 23 gezeigt, erreicht daher in der Halbleiter-
Vorrichtung der partiellen Grabenisolationsstruktur der parti
elle Oxidfilm 131 in einer Element-Isolations-Region nicht ei
nen unteren Abschnitt der SOI-Schicht 53. Die Wannenregionen
111 und 112 sind in einer unteren Schicht des partiellen Oxid
films 131 angeordnet, in welche Dotanden desselben Lei
tungstyps wie die den Kanal bildende Region der Transistoren,
die voneinander isoliert werden, eingebracht wurden.
Deshalb kann über die Verdrahtungsschicht für die Substratre
gion, den Substratkontakt, die Substratregion mit einer hohen
Dotierung und die Wannenregion 111 das Substratpotential jedes
Transistors festgehalten werden. In ähnlicher Weise kann auf
der PMOS-Transistorseite das Substratpotential jedes Transi
stors über die Verdrahtungsschicht für die Substratregion, den
Substratkontakt, die hochdotierte Substratregion und die Wan
nenregion 111 festgehalten werden.
Die beschriebene partielle Grabenisolationsstruktur ist zum
Beispiel in den nicht geprüften Patent-Veröffentlichungen
Nr. 11-177091 (1999) und Nr. 2000-39484 und in "Bulk-Layout-
Compatible 0,18 µm SOI-CMOS Technology Using Body-Fixed Parti
al Trench Isolation (PTI)" von Y. Hirano u. a. 1999 IEEE Inter
national SOI Conference, Okt. 1999 offenbart.
Wenn ein Unterschicht-Seitenwandfilm aus einem TEOS-Oxidfilm
ausgebildet wird, entsteht der folgende Nachteil. Wenn bei
spielsweise der Film bei einer verhältnismäßig niedrigen Tem
peratur von 700°C abgelagert wird, diffundieren die in eine
Dotierungsregion, eine Kanalregion oder eine Taschenregion,
die durch den vorangegangenen LDD-Implantationsvorgang ausge
bildet wurden, implantierten Dotanden aufgrund des TED-
(transientenverstärkte Diffusion)-Phänomens abnormal.
Um diesen Nachteil zu vermeiden, ist es vorzuziehen, vor dem
Ausbilden eines TEOS-Oxidfilms beispielsweise eine RTA-
Behandlung (schnelles thermisches Ausheilen, das heißt eine
erste RTA-Behandlung) in einer Stickstoffatmosphäre bei einer
verhältnismäßig hohen Temperatur von 900°C für ungefähr 30 Mi
nuten durchzuführen.
Wenn ein Oberschicht-Seitenwandfilm aus einem Siliziumnitrid
film ausgebildet wird, kann dessen Ablagerung bei ungefähr
720°C aus dem gleichen Grunde wie beschrieben das TED-Phänomen
verursachen. Um dies zu vermeiden, ist es wünschenswert, eine
RTA-Behandlung (eine zweite RTA-Behandlung) durchzuführen.
Das Verfahren zum Herstellen einer Halbleiter-Vorrichtung ge
mäß der siebten Ausführungsform ist gekennzeichnet durch das
Einbeziehen des erwähnten RTA-Prozesses in die Folge von
Schritten. Während jedoch der zweite RTA-Prozeß nicht notwen
digerweise erforderlich ist, ist der erste RTA-Prozeß wesent
lich.
Im Falle des in Fig. 18 gezeigten Verfahrens der zweiten Aus
führungsform ist die ideale Wahl des Zeitpunkts des ersten
RTA-Prozesses unmittelbar vor Schritt S15. Wenn jedoch Beden
ken bestehen, daß aufgrund des ersten RTA-Prozesses das Ausmaß
der Diffusion erhöht wird, was die Kurzkanaleigenschaft ver
schlechtert, kann der Zeitpunkt unmittelbar vor Schritt S12
oder S13 liegen. Die Wahl des Zeitpunkts des zweiten RTA-
Prozesses ist vorzugsweise unmittelbar vor Schritt S18.
Im Falle des in Fig. 19 gezeigten Verfahrens der dritten Aus
führungsform ist die ideale Wahl des Zeitpunkts des ersten
RTA-Prozesses unmittelbar vor Schritt S34. Wenn jedoch Beden
ken hinsichtlich einer oben beschriebenen Verschlechterung der
Kurzkanaleigenschaft bestehen, kann der Zeitpunkt unmittelbar
vor Schritt S32 liegen. Die Wahl des Zeitpunkts des zweiten
RTA-Prozesses ist vorzugsweise unmittelbar vor Schritt S38.
Im Fall des in Fig. 20 gezeigten Verfahrens der vierten Aus
führungsform ist die ideale Wahl des Zeitpunkts des ersten
RTA-Prozesses unmittelbar vor Schritt S54. Wenn jedoch Beden
ken hinsichtlich einer oben beschriebenen Verschlechterung der
Kurzkanaleigenschaft bestehen, kann der Zeitpunkt unmittelbar
vor Schritt S52 gewählt werden. Die Wahl des Zeitpunkts des
zweiten RTA-Prozesses ist vorzugsweise unmittelbar vor Schritt
S58.
Im Falle des in Fig. 21 gezeigten Verfahrens der fünften Aus
führungsform ist die ideale Wahl des Zeitpunktes des ersten
RTA-Prozesses unmittelbar vor Schritt S73. Die Wahl des Zeit
punkts des zweiten RTA-Prozesses ist vorzugsweise unmittelbar
vor Schritt S78.
Wenn ein Unterschicht-Seitenwandfilm aus einem HTO-Film ausge
bildet wird, wird er bei einer verhältnismäßig hohen Tempera
tur von 750 bis 850°C abgeschieden. Dies ermöglicht es, die
Anzahl der Haftstellen-Zustände an der Grenzfläche zwischen
einem Halbleiter-Substrat 1 und dem Unterschicht-
Seitenwandfilm weiter zu reduzieren, was eine weitere Verbes
serung der Widerstandsfähigkeit eines MOS-Transistors Q1 für
die Hochspannung gegenüber heißen Ladungsträgern gestattet.
Wenn ein Unterschicht-Seitenwandfilm aus einem TEOS-Oxidfilm
ausgebildet wird, kann die Widerstandsfähigkeit gegenüber hei
ßen Ladungsträgern erhöht werden, obwohl diese der Wider
standsfähigkeit bei Verwendung eines HTO-Films unterlegen ist.
Claims (20)
1. Halbleiter-Vorrichtung, die in einem Halbleiter-Substrat
<1 (51, 52, 53)< einen ersten und einen zweiten Transistor
<Q1, Q2 (Q3, Q4)< eines Typs mit isoliertem Gate enthält,
bei der der erste und zweite Transistor
einen selektiv auf dem Halbleiter-Substrat angeordneten Gate- Isolationsfilm <11, 21<, wobei die unterhalb des Gate- Isolationsfilms liegende Oberfläche des Halbleiter-Substrats als eine Kanalregion definiert wird;
eine auf dem Gate-Isolationsfilm angeordnete Gate-Elektrode <12, 22<;
eine angrenzend an die Seitenfläche der Gate-Elektrode ange ordnete Seitenwand <16, 17, 27<; und
eine in der Oberfläche des Halbleiter-Substrats angeordnete Source/Drain-Region <18, 28< mit der zwischen die Source- Region und die Drain-Region eingefügten Kanal-Region aufweist und die Seitenwand des ersten Transistors eine kleinere Pro filbreite und eine kleinere Profilhöhe als die Seitenwand des zweiten Transistors aufweist.
einen selektiv auf dem Halbleiter-Substrat angeordneten Gate- Isolationsfilm <11, 21<, wobei die unterhalb des Gate- Isolationsfilms liegende Oberfläche des Halbleiter-Substrats als eine Kanalregion definiert wird;
eine auf dem Gate-Isolationsfilm angeordnete Gate-Elektrode <12, 22<;
eine angrenzend an die Seitenfläche der Gate-Elektrode ange ordnete Seitenwand <16, 17, 27<; und
eine in der Oberfläche des Halbleiter-Substrats angeordnete Source/Drain-Region <18, 28< mit der zwischen die Source- Region und die Drain-Region eingefügten Kanal-Region aufweist und die Seitenwand des ersten Transistors eine kleinere Pro filbreite und eine kleinere Profilhöhe als die Seitenwand des zweiten Transistors aufweist.
2. Halbleiter-Vorrichtung gemäß Anspruch 1, bei der die
die Seitenwände des ersten und zweiten Transistors eine auf
der Seitenfläche der Gate-Elektrode und auf der Oberfläche des
Halbleiter-Substrats angeordnete Unterschicht-Seitenwand <17,
27< und eine auf der Unterschicht-Seitenwand angeordnete Ober
schicht-Seitenwand <16, 26< aufweisen und
eine Filmdicke <D1< der Unterschicht-Seitenwand der Seitenwand des ersten Transistors kleiner ist als eine Filmdicke <D2< der Unterschicht-Seitenwand des zweiten Transistors.
eine Filmdicke <D1< der Unterschicht-Seitenwand der Seitenwand des ersten Transistors kleiner ist als eine Filmdicke <D2< der Unterschicht-Seitenwand des zweiten Transistors.
3. Halbleiter-Vorrichtung gemäß Anspruch 2, bei der
ein bezüglich des Endabschnitts der Oberschicht-Seitenwand zur
Gate-Elektrode hin ausgesparter Betrag <C1< des Endabschnitts
der Unterschicht-Seitenwand im ersten Transistor größer ist
als ein bezüglich des Endabschnitts der Oberschicht-Seitenwand
zur Gate-Elektrode hin ausgesparter Betrag <C2< des Endab
schnitts der Unterschicht-Seitenwand im zweiten Transistor und
eine Profillänge <C3< der Source/Drain-Region vom Endabschnitt
der Seitenwand zur Gate-Elektrode im ersten Transistor größer
ist als eine Profillänge <C4< der Source/Drain-Region vom En
dabschnitt der Seitenwand zur Gate-Elektrode im zweiten Tran
sistor.
4. Halbleiter-Vorrichtung gemäß Anspruch 2, bei der
die Filmdicke der Unterschicht-Seitenwand des ersten Transi
stors im an die Seitenfläche der Gate-Elektrode angrenzenden
Bereich eine erste Filmdicke und im Bereich der Oberfläche des
Halbleiter-Substrats eine zweite Filmdicke aufweist und
die erste Filmdicke kleiner als die zweite Filmdicke ist oder
sich auf Null verringert.
5. Halbleiter-Vorrichtung gemäß Anspruch 1, bei der
die Wand der Seitenwand des zweiten Transistors eine auf der
Seitenfläche der Gate-Elektrode und auf der Oberfläche des
Halbleiter-Substrats angeordnete Unterschicht-Seitenwand <27<
sowie eine auf der Unterschicht-Seitenwand angeordnete Ober
schicht-Seitenwand <26< aufweist und
die Seitenwand des ersten Transistors eine Seitenwand beinhal tet, deren Form im wesentlichen gleich der Oberschicht- Seitenwand des zweiten Transistors ist.
die Seitenwand des ersten Transistors eine Seitenwand beinhal tet, deren Form im wesentlichen gleich der Oberschicht- Seitenwand des zweiten Transistors ist.
6. Halbleiter-Vorrichtung gemäß Anspruch 5, bei der die
Seitenwand des ersten Transistors in ihrer untersten Schicht
einen Film thermischen Oxids aufweist.
7. Halbleiter-Vorrichtung gemäß einem der Ansprüche 1 bis
6, bei der das Halbleiter-Substrat ein SOI-Substrat enthält,
welches ein Substrat <51, 52<, bei dem zumindest die Oberflä
che isolierend ist, und eine auf der Oberfläche des Substrats
angeordnete Halbleiter-Schicht <53< beinhaltet.
8. Halbleiter-Vorrichtung gemäß einem der Ansprüche 1 bis
6, bei der der Leitungstyp der ersten und zweiten Transistoren
einen N-Typ beinhaltet.
9. Halbleiter-Vorrichtung gemäß einem der Ansprüche 1 bis
6, bei der der Leitungstyp der ersten und zweiten Transistor
sen einen P-Typ beinhaltet.
10. Verfahren zum Herstellen einer Halbleiter-Vorrichtung,
die in einem Halbleiter-Substrat <1 (51, 52, 53)< ausgebildete
erste und zweite Transistoren <Q1, Q2, (Q3, Q4)< eines Typs
mit isoliertem Gate enthält mit den Schritten:
- a) Ausbilden eines ersten bzw. zweiten Gate-Isolationsfilms <11, 21< in einer ersten bzw. zweiten Region <A1, A2< des Halbleiter-Substrats, wobei die Oberfläche des Halbleiter- Substrats unter dem ersten bzw. zweiten Gate-Isolationsfilm als erste bzw. zweite Kanal-Region definiert wird;
- b) Ausbilden einer ersten bzw. zweiten Gate-Elektrode <12, 22< auf dem ersten bzw. zweiten Gate-Isolationsfilm;
- c) Ausbilden einer zweiten Dotierungsregion <23< durch Ein bringen von Verunreinigungen lediglich in die zweite Region unter Verwendung der zweiten Gate-Elektrode als Maske;
- d) Ausbilden eines Unterschicht-Seitenwandfilms <6< auf der gesamten Oberfläche;
- e) Ausbilden einer ersten Dotierungsregion <13< durch Ein bringen von Verunreinigungen durch den Unterschicht- Seitenwandfilm lediglich in die erste Region unter Verwendung der ersten Gate-Elektrode als Maske;
- f) Ausbilden eines Oberschicht-Seitenwandfilms <7< auf der gesamten Oberfläche;
- g) Durchführen eines Rückätzprozesses am Oberschicht- Seitenwandfilm, so daß auf den Seitenflächen der ersten und zweiten Gate-Elektrode erste und zweite Oberschicht- Seitenwände <16, 26< mit dem Unterschicht-Seitenwandfilm da zwischengefügt ausgebildet werden;
- h) selektives Entfernen des Unterschicht-Seitenwandfilms, um eine erste und zweite Unterschicht-Seitenwand <17, 27< auf den Seitenflächen der ersten und zweiten Gate-Elektroden und auf der Oberfläche des Halbleiter-Substrats unterhalb der ersten und zweiten Oberschicht-Seitenwand auszubilden; und
- i) Ausbilden einer ersten Source/Drain-Region <18< durch Ein bringen von Verunreinigungen unter Verwendung der ersten Ober schicht- und Unterschicht-Seitenwände und der ersten Gate- Elektrode als Maske und Ausbilden einer zweiten Source/Drain- Region <28< durch Einbringen von Verunreinigungen unter Ver wendung der zweiten Oberschicht- und Unterschicht-Seitenwände und der zweiten Gate-Elektrode als Maske, wobei die an die er ste Source/Drain-Region in Richtung der ersten Gate-Elektrode angrenzende Dotierungsregion als eine erste LDD-Region <19< definiert wird und die an die zweite Source/Drain-Region in Richtung der zweiten Gate-Elektrode angrenzende zweite Dotie rungsregion als eine zweite LDD-Region <29< definiert wird, wobei der erste Transistor den ersten Gate-Tsolationsfilm, die erste Gate-Elektrode, die erste Oberschicht-Seitenwand, die erste Unterschicht-Seitenwand, die erste Source/Drain-Region und die erste LDD-Region beinhaltet und der zweite Transistor den zweiten Gate-Isolationsfilm, die zweite Gate-Elektrode, die zweite Oberschicht-Seitenwand, die zweite Unterschicht- Seitenwand, die zweite Source/Drain-Region und die zweite LDD- Region beinhaltet.
11. Verfahren zum Herstellen einer Halbleiter-Vorrichtung
gemäß Anspruch 10 bei dem
der erste Transistor einen NMOS-Transistor für die Hochspan nung beinhaltet und
der zweite Transistor einen NMOS-Transistor für die Nieder spannung, einen PMOS-Transistor für die Niederspannung und ei nen PMOS-Transistor für die Hochspannung beinhaltet.
der erste Transistor einen NMOS-Transistor für die Hochspan nung beinhaltet und
der zweite Transistor einen NMOS-Transistor für die Nieder spannung, einen PMOS-Transistor für die Niederspannung und ei nen PMOS-Transistor für die Hochspannung beinhaltet.
12. Verfahren zum Herstellen einer Halbleiter-Vorrichtung
gemäß Anspruch 10 bei dem
der erste Transistor einen NMOS-Transistor für die Hochspan nung und einen PMOS-Transistor für die Hochspannung enthält und
der zweite Transistor einen NMOS-Transistor für die Nieder spannung und einen PMOS-Transistor für die Niederspannung ent hält.
der erste Transistor einen NMOS-Transistor für die Hochspan nung und einen PMOS-Transistor für die Hochspannung enthält und
der zweite Transistor einen NMOS-Transistor für die Nieder spannung und einen PMOS-Transistor für die Niederspannung ent hält.
13. Verfahren zum Herstellen einer Halbleiter-Vorrichtung
gemäß Anspruch 10, bei dem
der erste Transistor einen NMOS-Transistor für die Hochspan nung und einen PMOS-Transistor für die Niederspannung enthält und der zweite Transistor einen NMOS-Transistor für die Nie derspannung und einen PMOS-Transistor für die Hochspannung enthält.
der erste Transistor einen NMOS-Transistor für die Hochspan nung und einen PMOS-Transistor für die Niederspannung enthält und der zweite Transistor einen NMOS-Transistor für die Nie derspannung und einen PMOS-Transistor für die Hochspannung enthält.
14. Verfahren zum Herstellen einer Halbleiter-Vorrichtung
gemäß Anspruch 10, bei dem
der erste Transistor einen NMOS-Transistor für die Hochspan nung, einen PMOS-Transistor für die Hochspannung und einen PMOS-Transistor für die Niederspannung enthält und
der zweite Transistor einen NMOS-Transistor für die Nieder spannung enthält.
der erste Transistor einen NMOS-Transistor für die Hochspan nung, einen PMOS-Transistor für die Hochspannung und einen PMOS-Transistor für die Niederspannung enthält und
der zweite Transistor einen NMOS-Transistor für die Nieder spannung enthält.
15. Verfahren zum Herstellen einer Halbleiter-Vorrichtung
gemäß einem der Ansprüche 10 bis 14, das weiterhin den Schritt
(j) zum Durchführen eines RTA-(schnelles thermisches Aushei
len)-Prozesses vor dem Schritt (d) enthält.
16. Verfahren zum Herstellen einer Halbleiter-Vorrichtung
gemäß einem der Ansprüche 10 bis 14, bei dem der Schritt (d)
den Schritt des Ausbildens des Unterschicht-Seitenwandfilms
unter Verwendung von TEOS als Material beinhaltet.
17. Verfahren zum Herstellen einer Halbleiter-Vorrichtung
gemäß einem der Ansprüche 10 bis 14, bei dem der Schritt (d)
den Schritt des Ausbildens eines Unterschicht-Seitenwandfilms
unter Verwendung eines thermischen Hochtemperatur-CVD-Films
als Material beinhaltet.
18. Verfahren zum Herstellen einer Halbleiter-Vorrichtung
gemäß einem der Ansprüche 10 bis 14, bei dem weiterhin der
Schritt
(k) Durchführen einer Vorbehandlung mit einem Naßprozeß zwi schen den Schritten (e) und (f) enthalten ist.
(k) Durchführen einer Vorbehandlung mit einem Naßprozeß zwi schen den Schritten (e) und (f) enthalten ist.
19. Verfahren zum Herstellen einer Halbleiter-Vorrichtung
gemäß Anspruch 18, bei dem der Schritt (h) den Schritt des
Entfernens des Unterschicht-Seitenwandfilms durch eine Naßät
zung enthält.
20. Verfahren zum Herstellen einer Halbleiter-Vorrichtung
gemäß einem der Ansprüche 10 bis 14, bei dem der Schritt (e)
den Schritt des Einbringens von Stickstoff in die erste Dotie
rungsregion beinhaltet.
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