DE10025217A1 - Halbleitereinrichtung - Google Patents

Halbleitereinrichtung

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DE10025217A1
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Abstract

Eine SOI-Schicht (4) ist auf einem vergrabenen Oxidfilm (2) vorgesehen, und ein Source (51) und ein Drain (52) sind auf der oberen Oberfläche der SOI-Schicht (4) derart vorgesehen, daß sie nicht in Kontakt stehen mit dem vergrabenen Oxidfilm (2). Eine Sperrschicht (90), die durch den Source (51), den Drain (52) und die SOI-Schicht (4) gebildet ist, erstreckt sich derart, daß sie den vergrabenen Oxidfilm (2) erreicht, so daß eine parasitäre Kapatzität verringert ist. Dieser Aufbau führt zu einem SOIMOS-Transistor, der eine Sperrschichtkapazität bei niedriger Drainspannung verringern kann.

Description

Die vorliegende Erfindung betrifft einen Metall-Oxid- Halbleitertransistor in einem Silizium auf einem Isolator (im folgenden als SOIMOS-Transistor bezeichnet), spezieller be­ trifft sie eine Technik zur Unterdrückung eines Effekts eines schwebenden Körpers in dem Transistor.
Es wird nun eine große Aufmerksamkeit auf SOIMOS-Transistoren als Hochgeschwindigkeitseinrichtungen mit niedrigem Energie­ verbrauch gerichtet und beispielsweise wird ihre Anwendung bei LSI für ein tragbares Gerät erwartet.
Bei einem der Anmelderin bekannten SOIMOS-Transistor ist je­ doch sein Körper in einem schwebendem Zustand bzw. ein Zustand ohne fixiertes Potential, wodurch ein parasitärer Bipolaref­ fekt erzeugt wird, das Ladungsträger eines Typs, die durch Stoßionisation in der Nähe des Drains erzeugt werden (z. B. Lö­ cher für n-SOIMOS-Transistoren und Elektronen für p-SOIMOS- Transistoren), in der Nähe des Source angesammelt werden, wo­ durch ein parasitärer Bipolartransistor, der aus Source, Kör­ per und Drain besteht, in den aktiven Zustand gelangt. Dies erzeugt einen Knickeffekt der Verringerung einer Schwellen­ spannung des SOIMOS-Transistors und dadurch wird eine plötzli­ che lokale Änderung des Drainstroms in der Nähe einer gewissen Drainspannung (die Spannung, die zwischen Source und Drain an­ gelegt ist) verursacht und bewirkt eine Schwierigkeit der Ver­ ringerung der Draindurchbruchsspannung. Wenn die Dotierungs­ konzentration in dem Kanalbereich erhöht ist, um eine Verrin­ gerung der Schwellenspannung des SOIMOS-Transistors aufgrund des parasitären Bipolareffekts zu unterdrücken, werden die Stromtreiberfähigkeit und die Geschwindigkeitsleistungsfähig­ keit des Transistors verschlechtert.
Um den parasitäen Bipolareffekt zu unterdrücken, wurden ver­ schiedene Techniken zur Verhinderung der Ansammlung von La­ dungsträgern in der Nähe des Source eines SOIMOS-Transistors vorgeschlagen. In der folgenden Beschreibung wird ein n- SOIMOS-Transistor als ein Beispiel verwendet, aber das gleiche trifft auf einen p-SOIMOS-Transistor zu.
Fig. 22 ist eine Querschnittsansicht, die den Aufbau eines der Anmelderin bekannten SOIMOS-Transistors zeigt. Auf einem ver­ grabenen Oxidfilm 2, der auf einem Halbleitersubstrat 1 gebil­ det ist, ist eine SOI-Schicht 4, die ein Körper entlang eines Kanalbereiches sein soll, gebildet, und ein Source 51 und ein Drain 52 sind durch die SOI-Schicht 4 gebildet. Der Source 51 und der Drain 52 weisen beispielsweise einen LDD-Aufbau (Auf­ bau eines schwach dotierten Drains) auf. Die SOI-Schicht 4, die zwischen dem Source 51 und dem Drain 52 ist, liegt gegen­ über einer Gateelektrode 7 mit einem dazwischen vorgesehenen Gateoxidfilm 6, der Seitenwände enthält. An der Außenseite des Source 51 und des Drain 52 ist ein Grabentrennoxidfilm 31 durch die SOI-Schicht 4 vorgesehen.
Bei einem solchen SOIMOS-Transistor besteht eine erste der An­ melderin bekannte Technik zur Verhinderung der Ansammlung von Löchern in der Nähe des Source 51 darin, Argonionen in der Nä­ he der Grenze zwischen dem Source 51 und dem vergrabenen Oxid­ film 2 zu implantieren und so Lebensdauerkiller bzw. -verkürzer zu erzeugen. Diese Technik ist beispielsweise durch T. Ohne et. al. in dem Artikel "Suppression of the Parasitic Bipolar Effect in Ultra-Thin-Film nMOSFETs/SIMOX by Ar Ion Im­ plantation into Source/Drain Regions", Tech. Dig. IEDM, 1995, S. 627-630, eingeführt.
Fig. 23 ist eine Querschnittsansicht, die den Fall zeigt, bei dem ein Salizid-Aufbau (selbstjustierender Silizidaufbau) bei dem Aufbau von Fig. 22 angewendet wird. Im Gegensatz zu dem Aufbau von Fig. 22 sind Silizidschichten 58, 59, 79 entspre­ chend auf dem Source 51, dem Drain 52 bzw. der Gateelektrode 7 gebildet.
Fig. 24 ist eine Querschnittsansicht, die einen anderen Aufbau eines der Anmelderin bekannten SOIMOS-Transistors zeigt. Im Gegensatz zu dem Aufbau von Fig. 22 enthalten der Source 51 und der Drain 52 mit Germanium implantierte Bereiche 81 und 82, die in der Oberfläche (obere Oberfläche) der SOI-Schicht 4 in der zu dem vergrabenen Oxidfilm 2 gegenüberliegenden Seite gebildet sind. Der Source 51 und der Drain 52 sind beispiels­ weise aus Silizium gebildet und somit sind die Komponenten der Bereiche 81 und 82 Si-Ge. In der zweiten der Anmelderin be­ kannten Technik, die einen solchen Aufbau präsentiert, tritt eine Störung des Bandaufbaus zwischen Source und dem Körper auf. Diese Technik ist beispielsweise von M. Yoshimi et. al. in dem Artikel "Suppression of the Floating-Body Effect in SOIMOSFET's by the Bandgap Engineering Method Using a Si1-xGex Source Structure", IEEE Trans. Electron Devices, Vol. 44, 1997, S. 423-429, beschrieben.
In jeder von der ersten und zweiten der Anmelderin bekannten Technik erreichen jedoch der Source 51 und der Drain 52 den vergrabenen Oxidfilm 2 durch die SOI-Schicht 4, so daß eine Schwierigkeit der praktisch nicht möglichen Unterdrückung ei­ nes "elektrischen Beugungsfeldes bzw. elektrischen Streufeldes (diffraction electric field)" noch verbleibt. Ähnliche Struk­ turen sind auch in anderen Druckschriften beschrieben, wie zum Beispiel in der japanischen Patentoffenlegung P 08-130315 A.
Fig. 25 ist eine Querschnittsansicht, die das "elektrische Feld des Drain durch das vergrabene Oxid" darstellt. Wenn eine vorbestimmte Spannung an die Gateelektrode 7 angelegt ist und ein höheres Potential als an dem Source 51 an dem Drain 52 an­ gelegt wird, wird eine Verarmungs- bzw. Sperrschicht 91 gebil­ det und ein elektrisches Feld 101 wird von dem Drain 52 durch den vergrabenen Oxidfilm 2 zu dem Kanalbereich 4 gebildet. Im folgenden wird dies das "elektrische Beugungsfeld" genannt.
Mit dem "elektrischen Beugungsfeld" wird ein Effekt der draininduzierten Barrierenverringerung (DIBL) merklich. Dieser DIBL-Effekt ist eine Art Kurzkanaleffekt, bei dem eine source­ seitige Potentialbarriere, die mit der Drainspannung variiert, den Schwellenwert des Transistors verringert. Das Auftreten des "elektrischen Beugungsfeldes" sollte bevorzugt verhindert werden, speziell in einem Element mit dem vergrabenen Oxidfilm 2, wie zum Beispiel SOIMOS-Transistor.
Es ist auch ein Aufbau vorgeschlagen, bei dem weder der Source 51 noch der Drain 52 den vergrabenen Oxidfilm 2 durch die SOI- Schicht 4 erreichen. Fig. 26 ist eine Querschnittsansicht, die einen noch anderen Aufbau eines der Anmelderin bekannten SOIMOS-Transistors zeigt. Im Gegensatz zu dem Aufbau von Fig. 22 sind der Source 51 und der Drain 52 innerhalb der SOI- Schicht 4 derart gebildet, daß ihre Böden nicht in Kontakt stehen mit dem vergrabenen Oxidfilm 2. Dies erlaubt ein Anzie­ hen von Löchern von der gegenüberliegenden Seite der Gateelek­ trode 7 bezüglich der Sourceelektrode 51 durch die verbleiben­ de SOI-Schicht 4 zwischen dem Source 51 und dem vergrabenen Oxidfilm 2. Eine solche dritte der Anmelderin bekannte Technik ist beispielsweise durch Y.-H. Koh et. al. in dem Artikel "Bo­ dy-Contacted SOI MOSFET Structure and Its Application to DRAM", IEEE Trans. Electron Devices, Vol. 45, 1998, S. 1063- 1070, und auch in der japanischen Patentoffenlegung P 05-67785 A beschrieben.
Dieser Aufbau benötigt jedoch einen Körperanschluß zum Anzie­ hen der Löcher und die Bildung eines Körperanschlusses kann einen Flächennachteil bewirken. Ferner variieren die Effekte, die durch das Verfahren des Anziehens von Löchern durch einen Körperanschluß erreicht werden, gemäß dem Ort eines Körperkon­ taktbereiches, und daher tritt eine Schwierigkeit einer Mu­ sterabhängigkeit auf.
In Fig. 26 liegen die Enden einer Sperrschicht 92 innerhalb der SOI-Schicht 4 und erreichen nicht den vergrabenen Oxidfilm 2, da die Drainspannung gering ist. Wenn die Drainspannung größer als ein vorbestimmter Wert ist, würden die Enden der Sperrschicht 92 den vergrabenen Oxidfilm 2 erreichen, wodurch ein Spannungsabfall über die Sperrschicht zusammen mit einer Verringerung der Sperrschichtkapazität bewirkt wird. Dies kann eine Spannung über den vergrabenen Oxidfilm 2 verringern, wo­ durch die Intensität des "elektrischen Beugungsfeldes" verrin­ gert wird. Die Sperrschichtkapazität in dem Source muß auch verringert werden, da dies ein Grund der Verringerung der Be­ triebsgeschwindigkeit ist, wenn das Sourcepotential verringert ist.
Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterein­ richtung, insbesondere einen SOIMOS-Transistor vorzusehen, die eine kleine Sperrschichtkapazität aufweist, sogar mit einer niedrigen Drainspannung, und die den Effekt des schwebenden Körpers unterdrücken kann.
Die Aufgabe wird durch die Halbleitereinrichtung des Anspru­ ches 1, 4 oder 10 gelöst.
Weiterbildungen der Erfindung sind in den abhängigen Ansprü­ chen angegeben.
Ein erster Aspekt der vorliegenden Erfindung ist auf eine Halbleitereinrichtung gerichtet, die eine Isolierschicht, eine Halbleiterschicht eines ersten Leitungstyps, die auf der Iso­ lierschicht vorgesehen ist, eine erste und zweite Dotierungs­ schicht eines zweiten Leitungstyps, der entgegengesetzt zu dem ersten Leitungstyp ist, die in einem Abstand voneinander in einer oberen Oberfläche der Halbleiterschicht derart angeord­ net sind, daß sie nicht in Kontakt mit der Isolierschicht ste­ hen, und eine Elektrode, die gegenüber einem Abschnitt der oberen Oberfläche der Halbleiterschicht, die zwischen der er­ sten und zweiten Dotierungsschicht ist, mit einem Isolierfilm dazwischen liegt, enthält, wobei eine Sperrschicht, die durch die erste Dotierungsschicht und die Halbleiterschicht gebildet ist, sich bis zu der Isolierschicht ohne Anlegen einer Span­ nung von außen erstreckt.
Gemäß eines zweiten Aspekts der vorliegenden Erfindung ist bei der Halbleitereinrichtung des ersten Aspektes die erste Dotie­ rungsschicht durch Einbringen von Dotierungen des zweiten Lei­ tungstyps in die Halbleiterschicht gebildet und die folgende Beziehung ist erfüllt
√(2εs/q) . ((Ne + Nb)/Ne . Nb) . (kT/q)ln(Ne . Nb/ni²) ≧ t,
wobei t die Dicke der Halbleiterschicht zwischen der Isolier­ schicht und der ersten Dotierungsschicht ist, Nb die Dotie­ rungskonzentration der Halbleiterschicht ist, Ne die Dotie­ rungskonzentration der ersten Dotierungsschicht ist, q die Elementarleitung ist, k die Boltzmannkonstante ist, T die ab­ solute Temperatur ist und ni, εs die intrinsische Ladungsträ­ gerkonzentration der Halbleiterschicht bzw. die dielektrische Konstante der ersten Dotierungsschicht sind.
Gemäß eines dritten Aspekts der vorliegenden Erfindung enthält die Halbleitereinrichtung des ersten Aspektes weiter einen Le­ bensdauerkiller, der in der Halbleiterschicht zwischen der er­ sten Dotierungsschicht und der Isolierschicht gebildet ist.
Ein vierter Aspekt der vorliegenden Erfindung ist auf eine Halbleitereinrichtung gerichtet, die eine Isolierschicht, eine Halbleiterschicht eines ersten Leitungstyps, die auf der Iso­ lierschicht vorgesehen ist, einen ersten und einen zweiten Do­ tierungsbereich eines zweiten Leitungstyps, der entgegenge­ setzt zu dem ersten Leitungstyp ist, die mit einem Abstand voneinander in einer oberen Oberfläche der Halbleiterschicht derart angeordnet sind, daß sie nicht in Kontakt stehen mit der Isolierschicht, eine Elektrode, die gegenüber einem Ab­ schnitt der oberen Oberfläche der Halbleiterschicht, der zwi­ schen der ersten und zweiten Dotierungsschicht ist, mit einem Isolierfilm dazwischen liegt, und einen Lebensdauerkiller, der in der Halbleiterschicht zwischen der ersten Dotierungsschicht und der Isolierschicht gebildet ist, enthält, wobei der Le­ bensdauerkiller nicht in der Halbleiterschicht zwischen der ersten und zweiten Dotierungsschicht vorhanden ist.
Gemäß einem fünften Aspekt der vorliegenden Erfindung enthält die Halbleitereinrichtung des dritten und vierten Aspektes ferner eine Metallverbindungsschicht, die auf einer Oberfläche der ersten Dotierungsschicht gebildet ist.
Gemäß einem sechsten Aspekt der vorliegenden Erfindung ist bei det Halbleitereinrichtung des fünften Aspektes ein Abstand von einer Oberfläche der Metallverbindungsschicht bis zur Isolier­ schicht kleiner als die Dicke der Halbleiterschicht zwischen dem Isolierfilm und der Isolierschicht.
Gemäß einem siebten Aspekt der vorliegenden Erfindung ist in der Halbleitereinrichtung des fünften und sechsten Aspektes die erste Dotierungsschicht mit Silizium gebildet, ist die Me­ tallverbindungsschicht eine Verbindung von Kobalt mit Silizium und weist die Dicke der ersten Dotierungsschicht einen Wert von 15 bis 40 nm auf.
Gemäß einem achten Aspekt der vorliegenden Erfindung ist in der Halbleitereinrichtung des fünften und sechsten Aspektes die erste Dotierungsschicht mit Silizium gebildet, ist die Me­ tallverbindungsschicht eine Verbindung von Titan mit Silizium und weist die Dicke der ersten Dotierungsschicht einen Wert von 50 bis 100 nm auf.
Gemäß einem neunten Aspekt der vorliegenden Erfindung enthält die Halbleitereinrichtung des ersten und zweiten Aspektes fer­ ner eine dritte Dotierungsschicht, die in einem Abstand von der Halbleiterschicht in einer oberen Oberfläche der ersten Dotierungsschicht vorgesehen ist, wobei die dritte Dotierungs­ schicht eine Störung einer Bandstruktur der ersten Dotierungs­ schicht verursacht, die zwischen der dritten Dotierungsschicht und der Halbleiterschicht liegt.
Ein zehnter Aspekt der vorliegenden Erfindung ist auf eine Halbleitereinrichtung gerichtet, die eine Isolierschicht, eine Halbleiterschicht eines ersten Leitungstyps, die auf der Iso­ lierschicht vorgesehen ist, eine erste und zweite Dotierungs­ schicht eines zweiten Leitungstyps, der entgegengesetzt zu dem ersten Leitungstyp ist, die mit einem Abstand voneinander in einer oberen Oberfläche der Halbleiterschicht derart angeord­ net sind, daß sie nicht in Kontakt stehen mit der Isolier­ schicht, eine Elektrode, die gegenüber einem Abschnitt der oberen Oberfläche der Halbleiterschicht, die zwischen der er­ sten und zweiten Dotierungsschicht ist, mit einer Isolier­ schicht dazwischen liegt, und eine dritte Dotierungsschicht, die in einem Abstand von der Halbleiterschicht in einer oberen Oberfläche der ersten Dotierungsschicht vorgesehen ist, auf­ weist, wobei die dritte Dotierungsschicht eine Störung einer Bandstruktur der ersten Dotierungsschicht bewirkt, die zwi­ schen der dritten Dotierungsschicht und der Halbleiterschicht liegt.
Ein elfter Aspekt der vorliegenden Erfindung ist auf eine Halbleitereinrichtung gerichtet, die eine Isolierschicht, eine Halbleiterschicht eines ersten Leitungstyps, die auf der Iso­ lierschicht vorgesehen ist, eine erste und zweite Dotierungs­ schicht eines zweiten Leitungstyps, der entgegengesetzt zu dem ersten Leitungstyps ist, die mit einem Abstand voneinander in einer oberen Oberfläche der Halbleiterschicht vorgesehen sind, eine Elektrode, die gegenüber einem Abschnitt der oberen Ober­ fläche der Halbleiterschicht, der zwischen der ersten und zweiten Dotierungsschicht ist, mit einem Isolierfilm dazwi­ schen liegt, und einen Isolierfilm, der Stickstoff enthält und der durch die Halbleiterschicht hindurch derart gebildet ist, daß er benachbart zu der ersten Dotierungsschicht an der zu der zweiten Dotierungsschicht entgegengesetzten Seite ist, aufweist.
Die Halbleitereinrichtung des ersten Aspektes kann ein elek­ trisches Beugungsfeld durch die Isolierschicht unterdrücken, während die Sperrschichtkapazität zwischen der Dotierungs­ schicht und der Halbleiterschicht verringert wird. Die Ein­ richtung kann somit die parasitäre Kapazität verringern und einen draininduzierten Barrierenverringerungseffekt unterdrüc­ ken.
Bei der Halbleitereinrichtung des zweiten Aspektes erstreckt sich die Sperrschicht, die von der ersten Dotierungsschicht und der Halbleiterschicht gebildet ist, bis zu der Isolier­ schicht ohne ein Anlegen einer Spannung von außen.
Im Gegensatz zu dem Aufbau, bei dem die erste Dotierungs­ schicht in Kontakt mit der Isolierschicht steht, enthält die Halbleitereinrichtung des dritten Aspektes die Lebensdauerkil­ ler über einen großen Bereich, wodurch ein Erhalten von unnö­ tigen Ladungsträgern und der parasitäre Bipolareffekt unter­ drückt werden.
Die Halbleitereinrichtung des vierten Aspektes kann ein Ansam­ meln der Ladungsträger (Löcher für einen MAOS) in der Nachbar­ schaft des Source unterdrücken, wodurch der parasitäre Bipola­ reffekt ohne Verringerung der Durchgriffswiderstandsfähigkeit unterdrückt werden kann.
Bei der Halbleitereinrichtung des fünften Aspektes ermöglicht das Vorhandensein einer Metallverbindungsschicht, daß Lebens­ dauerkiller in der Halbleiterschicht zwischen der ersten Do­ tierungsschicht und der Isolierschicht gebildet werden.
Bei der Halbleitereinrichtung des sechsten Aspektes ist es leicht, die Verarmungsschicht in Kontakt mit der Isolier­ schicht zu bringen, während die Dicke der ersten Dotierungs­ schicht verringert ist.
Die Halbleitereinrichtungen des siebten und achten Aspektes können den Effekt der Halbleitereinrichtung des sechsten Aspektes erhöhen.
Im Gegensatz zu dem Aufbau, bei dem die erste Dotierungs­ schicht in Kontakt mit der Isolierschicht steht, enthalten die Halbleitereinrichtungen des neunten und zehnten Aspektes die Störung der Bandstruktur über einen weiten Bereich. Dies un­ terdrückt ein Ansammeln von Ladungsträgern (Löcher für einen NMOS) in der Nähe des Source und den parasitären Bipolaref­ fekt. Bei der Halbleitereinrichtung des elften Aspektes werden Lebensdauerkiller, wie zum Beispiel Kritalldefekte, Kristall­ versetzungen, Punktdefekte und Rekombinationszentren, an den Übergangsstellen und in deren Nachbarschaft zwischen der Iso­ lierschicht und jeder von der Halbleiterschicht und der ersten Dotierungsschicht gebildet. Dies unterdrückt den parasitären Bipolareffekt.
Diese und andere Merkmale, Aspekte und Vorteile der vorliegen­ den Erfindung werden deutlicher werden von der folgenden de­ taillierten Beschreibung von Ausführungsformen der vorliegen­ den Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Querschnittsansicht, die einen Aufbau eines SOIMOS-Transistors gemäß einer er­ sten bevorzugten Ausführungsform der vor­ liegenden Erfindung zeigt,
Fig. 2 eine Querschnittsansicht, um die erste be­ vorzugte Ausführungsform der vorliegenden Erfindung zu erläutern,
Fig. 3 ein Diagramm, das den Effekt der ersten bevorzugten Ausführungsform der vorliegen­ den Erfindung zeigt,
Fig. 4 eine Querschnittsansicht, die eine Varian­ te der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt,
Fig. 5 eine Querschnittsansicht, die einen Aufbau eines SOIMOS-Transistors gemäß einer zwei­ ten bevorzugten Ausführungsform der vor­ liegenden Erfindung zeigt,
Fig. 6 eine Querschnittsansicht, die den Aufbau eines SOIMOS-Transistors gemäß einer drit­ ten bevorzugten Ausführungsform der vor­ liegenden Erfindung zeigt,
Fig. 7 eine Querschnittsansicht, um die dritte bevorzugte Ausführungsform der vorliegen­ den Erfindung zu erläutern,
Fig. 8 eine Querschnittsansicht, die eine Varian­ te der dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt,
Fig. 9 bis 19 sind Querschnittsansichten, die in der Reihenfolge von aufeinanderfolgenden Schritten eines Herstellungsverfahrens ei­ ner Halbleitereinrichtung, das den SOIMOS- Transistor der dritten bevorzugten Ausfüh­ rungsform der vorliegenden Erfindung ein­ setzt, zeigen,
Fig. 20 eine Querschnittsansicht, die den Aufbau eines SOIMOS-Transistors gemäß einer vier­ ten bevorzugten Ausführungsform der vor­ liegenden Erfindung zeigt,
Fig. 21 eine Querschnittsansicht, die einen Aufbau eines SOIMOS-Transistors gemäß einer fünf­ ten bevorzugten Ausführungsform der vor­ liegenden Erfindung zeigt,
Fig. 22 eine Querschnittsansicht, die den Aufbau eines der Anmelderin bekannten SOIMOS- Transistors zeigt,
Fig. 23 eine Querschnittsansicht, die den Fall zeigt, bei dem ein Salizidaufbau bei dem Aufbau von Fig. 22 angewendet wird,
Fig. 24 eine Querschnittsansicht, die einen ande­ ren Aufbau eines der Anmelderin bekannten SOIMOS-Transistors zeigt,
Fig. 25 eine Querschnittsansicht, um eine der An­ melderin bekannte Technik zu erläutern, und
Fig. 26 eine Querschnittsansicht, die einen noch anderen Aufbau eines der Anmelderin be­ kannten SOIMOS-Transistors zeigt.
Erste bevorzugte Ausführungsform
Fig. 1 ist eine Querschnittsansicht, die den Aufbau eines SOIMOS-Transistors gemäß einer ersten bevorzugten Ausführungs­ form der vorliegenden Erfindung zeigt. Auf einem vergrabenen Oxidfilm 2, der auf einem p-Halbleitersubstrat 1 gebildet ist, das beispielsweise aus Silizium gebildet ist, ist eine SOI- Schicht 4, die einen Körperbereich entlang eines Kanalberei­ ches sein soll, gebildet, und ein n-Source 51 und ein n-Drain 52 sind in der Oberfläche der SOI-Schicht 4 an der zu dem ver­ grabenen Oxidfilm 2 gegenüberliegenden Seite gebildet. Die Bö­ den von dem Source und Drain 51, 52 sind ohne Kontakt mit dem vergrabenen Oxidfilm 2 gebildet. Der Source 51 und der Drain 52 weisen beispielsweise den LDD-Aufbau (Aufbau eines schwach dotierten Drains) auf. Spezieller, der Source 51 enthält einen Bereich 51a mit hoher Dotierungskonzentration und einen Be­ reich 51b mit niedriger Dotierungskonzentration, während der Drain 52 einen Bereich 52a mit hoher Dotierungskonzentration und einem Bereich 52b mit niedriger Dotierungskonzentration enthält.
Die SOI-Schicht 4, die zwischen dem Source 51 und dem Drain 52 liegt, liegt gegenüber einer Gateelektrode 7 mit einem dazwi­ schen vorgesehenen Gateoxidfilm 6, der Seitenwände aufweist. An der Außenseite des Source 51 und des Drain 52 in Bezug zu der Gateelektrode 7 ist ein Grabentrennoxidfilm 31 durch die SOI-Schicht 4 vorgesehen.
Die erste bevorzugte Ausführungsform unterscheidet sich von der dritten der Anmelderin bekannten Technik von Fig. 26 dar­ in, daß die Enden einer Sperrschicht 90 den vergrabenen Oxid­ film sogar ohne Anlegen der Drainspannung erreichen. Dies ver­ ringert die Sperrschichtkapazität mit niedriger Drainspannung, wodurch das elektrische Beugungsfeld unterdrückt wird. Folg­ lich wird eine parasitäre Kapazität verringert und der DIBL- Effekt wird unterdrückt.
Im allgemeinen kann eine Verzögerungszeit τ und ein elektri­ scher Leistungsverbrauch P einer MOS-Schaltung ausgedrückt werden durch:
τ = C . V/I und P = f . C . V2
wobei C die Kapazität über die Schaltung ist, I der Strom ist, der durch die Schaltung fließt, V die Stromquellenspannung ist und f die Betriebsfrequenz ist. Diese Gleichungen sagen aus, daß eine Verringerung der parasitären Kapazität zu einer Erhö­ hung der Schaltungsgeschwindigkeit und einer Verringerung des Leistungsverbrauchs beiträgt. Der SOIMOS-Transistor gemäß der ersten bevorzugten Ausführungsform kann daher einen Hochge­ schwindigkeitsbetrieb mit geringer Leistung bzw. Verlustlei­ stung erreichen.
Durch Unterdrücken des DIBL-Effekts kann die Schwierigkeit der Verringerung des Schwellenwertes eines Transistors auch gelöst werden.
Es werden nun die Bedingungen beschrieben, die benötigt wer­ den, um die Enden der Sperrschicht 90 in Kontakt mit dem ver­ grabenen Oxidfilm 2 ohne Beaufschlagen der Drainspannung zu bringen.
Fig. 2 ist eine Querschnittsansicht des Source 51 und des un­ terliegenden Aufbaus, um solche Bedingungen zu erläutern. Die Gesamtdicke der SOI-Schicht 4, d. h. die Dicke eines Bereiches, in dem der Source 51 nicht gebildet ist, ist als Ts definiert, die Dicke des Source 51 ist als Xe (< Ts) definiert, und die Dicke der Sperrschicht 90 ist als Xb definiert. Die Dicke Xb kann durch die folgenden Gleichungen (1), (2) ausgedrückt wer­ den:
wobei εs die Dielektrizitätskonstante der SOI-Schicht 4 ist, q die Elementarladung ist (1,6 × 10-19 Coulomb), Ne und Nb die Dotierungskonzentrationen des Source 51 bzw. der SOI-Schicht 4 sind, T die absolute Temperatur ist, ni die intrinsische La­ dungsträgerkonzentration einer Halbleitereinrichtung ist, die auf die SOI-Schicht 4 und den Source 51 angepaßt ist, K die Boltzmannkonstante ist und Vbi das Diffusionspotential ist. So­ gar ohne die Beaufschlagung der Drainspannung muß die folgende Gleichung (3) erfüllt sein, um die Enden der Sperrschicht 90 in Kontakt mit dem vergrabenen Oxidfilm 2 zu bringen:
Xb ≧ t = Ts - Xe (3)
wobei t die Dicke der SOI-Schicht 4 zwischen dem vergrabenen Oxidfilm und dem Source 51 ist. Wenn z. B. die SOI-Schicht 4 und der Source 51 aus Silizium gebildet sind und ihre Dotie­ rungskonzentrationen 1018 cm-3 bzw. 1020 cm-3 betragen, kann, da die spezifische Dielektrizitätskonstante von Silizium, die Dielektrizitätskonstante des Vakuums und die intrinsische La­ dungsträgerkonzentration ni 11,9, 8,85 × 10-14 F/cm bzw. 1,45 × 1010 cm-3 betragen, die Dicke Xb der Sperrschicht 90 auf unge­ fähr 37 nm bei Raumtemperatur (T = ungefähr 300 K) abgeschätzt werden. Für eine beispielsweise 100 nm dicke SOI-Schicht 4 darf die Dicke Xe des Source 51 nicht weniger als 63 nm betra­ gen und muß unterhalb 100 nm liegen.
Fig. 3 ist ein Diagramm, das den Effekt des SOIMOS- Transistors, der in Fig. 1 gezeigt ist, zeigt. Die Kurven 201 und 202 zeigen die Effekte des entsprechenden SOIMOS- Transistors der ersten bevorzugten Ausführungsform und der dritten der Anmelderin bekannten Technik. In dem Diagramm zeigt die waagerechte Achse die an den Drain 52 angelegte Spannung an, wobei die SOI-Schicht 4 und der Source 51 gemein­ sam verbunden sind, und die senkrechte Achse zeigt die Sperr­ schichtkapazität an. Es ist offensichtlich von dem Vergleich zwischen den Kurven 201 und 202, daß die erste bevorzugte Aus­ führungsform besser als die dritte der Anmelderin bekannte Technik bei einer angelegten Spannung von 0,5 V oder weniger ist. Im Hinblick auf den Trend der letzten Zeit, die Source­ spannung zu verringern, ist eine solche Verringerung der Über­ gangskapazität bei geringer Spannung vorteilhaft.
Fig. 4 ist eine Querschnittsansicht, die eine Variante der er­ sten bevorzugten Ausführungsform zeigt, bei der die Bereiche 51b und 52b mit geringer Dotierungskonzentration auf die glei­ che Dicke wie die Bereiche 51a und 52a mit hoher Dotierungs­ konzentration wachsen, und die Verarmungs- bzw. Sperrschicht 90 erstreckt sich derart, daß sie den vergrabenen Oxidfilm 2 sogar direkt unterhalb der Bereiche 51b und 52b mit geringer Dotierungskonzentration erreicht. Verglichen mit dem Aufbau von Fig. 1 erhöht dieser Aufbau einen Abschnitt, in dem die Sperrschicht 90 in Kontakt steht mit dem vergrabenen Oxidfilm 2, wodurch die Sperrschichtkapazität weiter verringert wird.
Zweite bevorzugte Ausführungsform
Durch Einbringen von Lebensdauerkillern in den Aufbau der er­ sten bevorzugten Ausführungsform kann der Effekt der ersten der Anmelderin bekannten Technik weiter erhöht werden. Fig. 5 ist eine Querschnittsansicht, die den Aufbau eines SOIMOS- Transistors gemäß einer zweiten bevorzugten Ausführungsform zeigt. Dieser Aufbau ist kennzeichnend von dem Aufbau von Fig. 1 darin verschieden, daß Lebensdauerkiller 54 in die SOI- Schicht 4 zwischen dem vergrabenen Oxidfilm 2 und dem Source und Drain 51, 52 eingebracht sind. In der zweiten bevorzugten Ausführungsform sollten die Beziehungen zwischen den bzw. der Gleichungen (1) bis (3) bevorzugt beibehalten werden, aber dies ist nicht absolut notwendig.
Wenn die Dicke Ts der SOI-Schicht 4 beispielsweise 100 nm (1000 Å) beträgt, sind der Source 51 und der Drain 52 durch Implantieren von Arsenionen in die SOI-Schicht 4 mit einer Energie von 20 keV oder weniger derart gebildet, daß sie nicht in Kontakt stehen mit dem vergrabenen Oxidfilm 2. Nach der Bildung des Source 51 und des Drain 52 werden Argonionen unter einem Winkel von 30 Grad oder weniger mit einer Energie in dem Bereich von 70 bis 110 keV mit einer Dosis in dem Bereich von 1 × 1013 bis 5 × 1014 cm-2 derart implantiert, daß die Lebensdau­ erkiller 54 erzeugt werden. Hier können die Implantierungsio­ nen Silizium, Kohlenstoff, Stickstoff, oder Fluor anstatt von Argon sein.
Die Lebensdauerkiller 54, die durch die Argonimplantation er­ zeugt sind, werden speziell in Kristalldefekte, Kristallfeh­ ler bzw. -versetzungen, Punktdefekte oder Rekombinationszen­ tren umgewandelt. Um die Lebensdauer der Löcher zu verringern und eine Ansammlung der Löcher zu unterdrücken, sind die Le­ bensdauerkiller 54 bevorzugt in einem großen Bereich vorgese­ hen. Wenn jedoch der Source 51 und der Drain 52 in Kontakt mit dem vergrabenen Oxidfilm 2 stehen, wie in dem Aufbau von Fig. 22 gezeigt ist, erzeugt die Argonimplantation Lebensdauerkil­ ler nur in der Nähe der Positionen, wo der Source 51 und der Drain 52 in Kontakt stehen mit dem vergrabenen Oxidfilm 2 in der SOI-Schicht 4 (J in Fig. 22). Natürlich ist die Erhöhung des Effekts der Unterdrückung des parasitären Bipolareffekts mit der Erhöhung der Argondosis und der Vergrößerung des Im­ plantationswinkels möglich, aber in diesem Fall wird ein Ab­ schnitt der SOI-Schicht 4 nahe der Gateelektrode 7, d. h. der Kanalbereich, durch die Kristalldefekte, Kristallversetzungen oder Punktdefekte beeinflußt, und somit wird die Stromtreiber­ fähigkeit verschlechtert.
Bei dem Aufbau von Fig. 22 werden die effektiv arbeitenden Le­ bensdauerkiller nur innerhalb der Dicke Ts der SOI-Schicht 4 verteilt, selbst wenn das Argon eine weite Verteilung auf­ weist. Somit ist der Bereich, in dem die Lebensdauerkiller zur Verringerung der Lebensdauer der Löcher beitragen, ungefähr w . Ts, wobei w die Gatebreite ist. Bei der zweiten bevorzugten Ausführungsform ist dieser Bereich weiter um w . z erhöht, wobei z die Länge des Source 51 ist, der in der Richtung der Gate­ länge freigelegt ist. Daher ist der Effekt der Unterdrückung des parasitären Bipolareffekts erhöht. Wenn in der zweiten be­ vorzugten Ausführungsform beispielsweise Ts = 100 nm, w = 1 µm und z = 5 µm, ist der Bereich, in dem die Lebensdauerkiller zur Verringerung der Lebensdauer der Löcher beitragen, unge­ fähr 51 mal größer als bei dem Aufbau von Fig. 22. Dieser Ef­ fekt wird durch die Anordnung der Lebensdauerkiller 54 er­ reicht, so daß die Gleichungen (1) bis (3) nicht erfüllt wer­ den müssen. Da der Source 51 und der Drain 52 nicht in Kontakt stehen mit dem vergrabenen Oxidfilm 2, kann das elektrische Beugungsfeld auch unterdrückt werden.
In dieser Weise kann der parasitäre Bipolareffekt unterdrückt werden, sogar wenn die Implantationsbedingungen derart sind, daß der Einfluß der Kristalldefekte, Kristallversetzungen oder Punktdefekte auf den Kanalbereich aufgrund von Argon ausge­ schlossen sind. In anderen Worten, die Unterdrückung des para­ sitären Bipolareffekts ist möglich zusammen mit der Verhinde­ rung der Verschlechterung der Stromtreiberfähigkeit.
Wenn die Beziehungen zwischen den bzw. der Gleichungen (1) bis (3) beibehalten wird, wird nicht nur ein Unterdrücken der pa­ rasitären Kapazität möglich, um eine Hochgeschwindigkeitslei­ stungsfähigkeit und einen geringen Leistungsverbrauch zu er­ reichen, wie in der ersten bevorzugten Ausführungsform, son­ dern auch ein Erhöhen des Effekts der ersten der Anmelderin bekannten Technik wird möglich, um den Knickeffekt und den Ef­ fekt des schwebenden Körpers derart zu unterdrücken, daß eine Verringerung der Draindurchbruchspannung möglich wird. Außer­ dem erfordert die zweite bevorzugte Ausführungsform keinen Körperanschluß zur Unterdrückung des Effekts des schwebenden Körpers, so daß es keine Schwierigkeit mit einem Flächennach­ teil gibt. Während das Verfahren des Anziehens von Löchern durch einen Körperanschluß die Schwierigkeit der Musterabhän­ gigkeit aufgrund des variierenden Grades des Anzieheffekts ge­ mäß dem Ort des Körperkontaktes aufwies, ist die zweite bevor­ zugte Ausführungsform, die keinen Körperanschluß benötigt, frei von einer solchen Schwierigkeit.
Wie in Fig. 1 gezeigt ist, erstreckt sich die Sperrschicht 90 von dem Source 51 und dem Drain 52 zu dem vergrabenen Oxidfilm 2. In diesem Fall sind einige der Lebensdauerkiller 54 inner­ halb der Sperrschicht 90, aber einige sind nicht innerhalb, zum Beispiel, die, die unmittelbar unterhalb den Bereichen 51b und 52b mit geringer Dotierungskonzentration sind. In der Va­ riante von Fig. 4 sind andererseits praktisch alle Lebensdau­ erkiller innerhalb der Sperrschicht 90. Die vorliegende Erfin­ dung enthält auch diese Variante.
Zum Beispiel die japanische Patentoffenlegung P 07-50417 A be­ schreibt eine Technik zur Erzeugung von Lebensdauerkillern, sogar unmittelbar unterhalb des Kanalbereichs in einem Aufbau, bei dem der Source und der Drain nicht in Kontakt stehen mit einer Isolierschicht, die eine unterliegende Schicht der SOI- Schicht 4 ist. Jedoch ist die Geschwindigkeit der Dotierungs­ diffusion im allgemeinen in einem Bereich mit Lebensdauerkil­ lern erhöht, so daß die Erzeugung von Lebensdauerkillern di­ rekt unterhalb des Kanalbereiches wahrscheinlich verursacht, daß Dotierungen in dem Source und dem Drain in den Kanalbe­ reich diffundiert werden, wodurch die Durchgriffswiderstands­ fähigkeit verringert wird.
In anderen Worten, es ist besser, keine Lebensdauerkiller un­ mittelbar unterhalb des Kanalbereiches zu erzeugen, wie bei der vorliegenden Erfindung, um nicht die Durchgriffswider­ standsfähigkeit zu verringern.
Dritte bevorzugte Ausführungsform
Fig. 6 ist eine Querschnittsansicht, die den Aufbau eines SOIMOS-Transistors gemäß einer dritten bevorzugten Ausfüh­ rungsform der vorliegenden Erfindung zeigt. Dieser Aufbau un­ terscheidet sich charakteristisch von dem von Fig. 1 darin, daß Metallverbindungsschichten, z. B. Silizidschichten 58, 59, 79, auf dem Source 51, dem Drain 52 und der Gateelektrode 7 entsprechend gebildet sind. In der dritten bevorzugten Ausfüh­ rungsform sollten die Beziehungen zwischen den bzw. der Glei­ chungen (1) bis (3) bevorzugt beibehalten werden, dies ist aber nicht absolut notwendig.
Wenn die Böden des Source 51 und des Drain 52 von einem Kon­ takt mit dem vergrabenen Oxidfilm 2 abgehalten werden, wie in der ersten bevorzugten Ausführungsform, erzeugt die Bildung der Silizidschichten 58 und 79 Lebensdauerkiller, wie in der zweiten bevorzugten Ausführungsform. Das heißt, daß angenommen wird, daß Kristallfehler, Kristallversetzungen, Punktdefekte und Rekombinationszentren durch die Silizierung erzeugt wer­ den. Somit können die gleichen Effekte wie in der zweiten be­ vorzugten Ausführungsform erhalten werden. Bereiche, in denen Lebensdauerkiller gebildet sind, können gleich sein wie in der zweiten bevorzugten Ausführungsform. Ferner können wie in dem Fall der zweiten bevorzugten Ausführungsform, selbst wenn die Gleichungen (1) bis (3) nicht erfüllt sind, Effekte, die von den Silizidschichten 58 und 79 abgeleitet sind, so lange er­ zielt werden, wie der Source 51 und der Drain 52 nicht Kontakt mit dem vergrabenen Oxidfilm 2 sind.
Ein Salizidaufbau wird beispielsweise durch Bilden der Sili­ zidschichten 58, 59, 79 aus CoSi2, TiSi2, WSi2, TaSi2, MoSi2, PtSi2, Pt2Si, Pd2Si, PdSi, NiSi oder NiSi2 erhalten. Es muß je­ doch nicht gesagt werden, daß der Effekt der dritten bevorzug­ ten Ausführungsform sogar mit dem Aufbau erzielt werden kann, bei dem das Silizid nur für den Source und den Drain und nicht für das Gate verwendet wird.
Um mit der Silizidschicht 58 Lebensdauerkiller zu erzeugen, die effektiv gegen Löcher in der Nähe des Source 51 wirken, ist ein Source 51 von übermäßiger Dicke unerwünscht. Fig. 7 ist eine Querschnittsansicht, die eine wünschenswerte Dicke Xj des Source 51 darstellt. Die Dicke Xj ist als die Länge zwi­ schen dem Boden der Silizidschicht 58 bis zu der oberen Ober­ fläche der SOI-Schicht 4 definiert. Die Silizidschicht 58 ist auf dem Source 51, und die SOI-Schicht 4 ist unterhalb des Source 51. Damit die Lebensdauerkiller effektiv funktionieren, sollte die Dicke Xj des Source 51 bevorzugt 100 nm oder weni­ ger in Abhängigkeit des Materials der Silizidschicht betragen.
Experimentelle Ergebnisse bestätigen, daß die wünschenswerte Dicke Xj des Source 51 in dem Bereich von 15 bis 40 nm für die Silizidschicht 58 aus CoSi2 beträgt und in dem Bereich 50 bis 100 nm für die Silizidschicht 58 aus TiSi2 liegt.
Eine Verringerung der Dicke Xj des Source 51 macht es anderer­ seits schwierig, die Enden der Sperrschicht 90 in Kontakt mit dem vergrabenen Oxidfilm 2 gemäß den Gleichungen (1) bis (3) zu bringen. Um die Beziehungen zwischen den bzw. der Gleichun­ gen (1) bis (3) beizubehalten, sollte die gesamte Dicke Ts der SOI-Schicht 4 dort, wo der Source 51 gebildet ist, bevorzugt verringert sein. Fig. 8 ist eine Querschnittsansicht, die eine Variante der dritten bevorzugten Ausführungsform zeigt. Im Ge­ gensatz zum Aufbau von Fig. 6 ist die Oberfläche des Source 51 außerhalb des Gateoxidfilmes 6 beträchtlich eingedrückt bzw. vertieft. Das heißt, daß die Abstände von den entsprechenden Oberflächen der Silizidschichten 58, 59 zum vergrabenen Oxid­ film 2 kleiner sind als die Dicke der SOI-Schicht 4 zwischen dem Gateoxidfilm 6 und dem vergrabenen Oxidfilm 2. Bei diesem Aufbau ist es leicht, die Enden der Sperrschicht 90 in Kontakt mit dem vergrabenen Oxidfilm 2 zu bringen, während die Dicke Xj des Source 51 verringert ist.
Fig. 9 bis 19 sind Querschnittsansichten, die in der Reihe von aufeinanderfolgenden Schritten ein Herstellungsverfahren einer Halbleitereinrichtung, die den in Fig. 6 gezeigten SOIMOS- Transistor verwendet, zeigen. Das Halbleitersubstrat 1 ist aus Silizium gebildet, und der vergrabene Oxidfilm 2 und die SOI- Schicht 4 werden in dieser Reihenfolge auf dem Substrat 1 ge­ bildet. Dann wird ein Oxidfilm 301 mit einer Dicke in dem Be­ reich von 10 bis 30 nm (100 bis 300 Å) durch thermische Oxida­ tion bei 850°C gebildet, und ein Siliziumnitridfilm 302 wird mit einer Dicke in dem Bereich von 100 bis 300 nm (1000 bis 3000 Å) durch ein chemisches Abscheiden aus der Gasphase bei niedrigem Druck (LPCVD) bei beispielsweise 700-800°C abge­ schieden. Dies führt zu dem in Fig. 9 gezeigten Aufbau.
Als nächstes wird eine bemusterte Maske auf dem Siliziumni­ tridfilm 302 beispielsweise unter Verwendung eines Resists ge­ bildet, und der Siliziumoxidfilm 301 und der Siliziumnitridfilm 302 werden durch reaktives Ionenätzen (RIE) trockengeätzt. Der Siliziumnitridfilm 302, der durch dieses Ätzen bemustert ist, wird als Maske zum Trockenätzen der SOI-Schicht 4 unter Ver­ wendung des RIE verwendet, um dadurch Gräben 303 zu bilden. Dies führt zu dem in Fig. 10 gezeigten Aufbau.
Ferner werden die Innenwände der Gräben 303 einer thermischen Oxidation bei 800-1000°C derart ausgesetzt, daß Innenwandoxid­ filme 309 mit einer Dicke von 10 bis 100 nm (100 bis 1000 Å) gebildet werden. Dann wird ein Siliziumoxidfilm 304 mit einer Dicke in dem Bereich von 300 bis 600 nm (3000 bis 6000 Å) durch das CVD derart abgeschieden, daß die Gräben 303 gefüllt werden. Dies führt zu dem in Fig. 11 gezeigten Aufbau.
Nachdem die obere Oberfläche durch ein chemisches/mechanisches Polieren unter Verwendung des Siliziumnitridfilms 302 als Stopp planarisiert ist, wird der Siliziumnitridfilm 302 durch thermische Phosphorsäure entfernt. Durch diese Entfernung bleibt der Siliziumoxidfilm 301 auf der SOI-Schicht 4, in der kein Graben 303 gebildet ist, und ein Grabentrennoxidfilm 31, der aus dem Innenwandoxidfilm 309 und dem Siliziumoxidfilm 304 gebildet ist, ist in jedem Graben 303 gebildet. Dies führt zu dem in Fig. 12 gezeigten Aufbau.
Der nächste Vorgang ist die Kanalionenimplantation unter Ver­ wendung eines bemusterten Resists 305 als Maske (Fig. 13). In dem aktiven Bereich, in dem zum Beispiel n-MOS-Transistor ge­ bildet wird, werden Borionen mit einer Energie in dem Bereich von 10 bis 70 keV bei einer Dosis in dem Bereich von 5 × 1011 bis 3 × 1013 cm-2 implantiert. In dem aktiven Bereich, in dem ein p-MOS-Transistor gebildet wird, werden Arsenionen mit ei­ ner Energie in dem Bereich von 10 bis 120 keV und einer Dosis in dem Bereich von 5 × 1011 bis 3 × 1013 cm-2 implantiert. Somit können die Schwellenspannungen der entsprechenden n- und p- MOS-Transistoren in dem Bereich von 0,1 bis 0,6 V bzw. in dem Bereich von -0,1 bis -0,6 V eingestellt werden. Fig. 14 bis 19 zeigen ein Paar von SOI-Transistoren ohne Unterscheidung zwi­ schen dem p-Typ und n-Typ.
Der Siliziumoxidfilm 301 auf den aktiven Bereichen wird dann durch Naßätzen entfernt, und zum Beispiel ein Gateoxidfilm 6a wird mit einer Dicke von beispielsweise in dem Bereich von 2 bis 30 nm (20 bis 300 Å) gebildet. Auf dem Gateoxidfilm 6a wird Polysilizium durch LPCVD bei 600 bis 700°C mit einer Dic­ ke in dem Bereich 100 bis 300 nm (1000 bis 3000 Å) abgeschie­ den. Durch Formen mittels RIE unter Verwendung einer mit Li­ thographietechniken bemusterten Maske werden die Gateelektro­ den 7 gebildet. Ferner werden die Bereiche 51b, 52b mit nied­ riger Dotierungskonzentration durch selektive Ionenimplantati­ on in der Oberfläche der SOI-Schicht 4 durch den Gateoxidfilm 6a hindurch gebildet. Dies führt zu dem in Fig. 14 gezeigten Aufbau.
In den Zeichnungen sind, wie oben beschrieben wurde, die Lei­ tungstypen der SOIMOS-Transistoren nicht gezeigt und somit kann das Transistorpaar verschiedene Leitungstypen aufweisen. Beispielsweise werden in dem aktiven Bereich, in dem ein n- MOS-Transistor gebildet wird, Arsenionen mit einer Dosis in dem Bereich von 5 × 1013 bis 5 × 1015 cm-2 implantiert, und in dem aktiven Bereich, in dem ein p-MOS-Transistor gebildet wird, werden Borfluoridionen (BF2-Ionen) mit einer Dosis in dem Bereich von 5 × 1013 bis 3 × 1015 cm-2 implantiert.
Als nächstes wird ein Siliziumoxidfilm, der aus Tetraethy­ lorthosilikat (TEOS) gebildet ist, mit einer Dicke in dem Be­ reich von 100 bis 200 nm (1000 bis 2000 Å) abgeschieden und dann durch das RIE derart zurückgeätzt, daß Seitenwände 6b ge­ bildet werden. Danach wird der Gateoxidfilm 6a mit Ausnahme von Abschnitten direkt unterhalb der Seitenwände 6b und der Gateelektroden 7 entfernt. Dies führt zu dem in Fig. 15 ge­ zeigten Aufbau. In der Beschreibung werden der verbleibende Gateoxidfilm 6a und die Seitenwände 6b zusammen als der Ga­ teoxidfilm 6 bezeichnet. Alternativ können die Seitenwände 6b Siliziumnitridfilme sein.
Dann werden die Bereiche 51a, 52a mit hoher Dotierungskonzen­ tration durch selektive Ionenimplantation in der Oberfläche der SOI-Schicht 4 derart gebildet, daß dadurch der in Fig. 16 gezeigte Aufbau erhalten wird. Für eine beispielsweise 100 nm (1000 Å) dicke SOI-Schicht 4 werden Ionen mit einer Energie von 20 keV oder weniger derart implantiert, daß die Bereiche 51a und 52a mit hoher Dotierungskonzentration nicht in Kontakt mit dem vergrabenen Oxidfilm 2 stehen. In dem aktiven Bereich, in dem ein n-MOS-Transistor gebildet wird, werden Arsenionen mit einer Dosis in dem Bereich von 1 × 1015 bis 1 × 1016 cm-2 im­ plantiert, und in dem aktiven Bereich, in dem ein p-MOS- Transistor gebildet wird, werden Borfluoridionen (BF2-Ionen) mit der gleichen Dosis implantiert.
Dann wird Kobalt (Co) oder Titan (Ti) durch ein Sputterverfah­ ren mit einer Dicke in dem Bereich von 5 bis 15 nm (50 bis 150 Å) abgeschieden und bei ungefähr 400°C durch ein schnelles thermisches Erwärmen bzw. schnelles thermisches Annealen (RTA) wärmebehandelt. Das Kobalt oder Titan wird danach durch Naßät­ zen von allen Oberflächen mit Ausnahme der Oberfläche des Source 51, das Drain 52 und der Gateelektrode 7 entfernt, und eine weitere Wärmebehandlung wird durch das RTA bei ungefähr 800-1000°C durchgeführt. Dieser Schritt erzeugt die Silizid­ schichten 58, 59 und 79 auf dem Source 51, dem Drain 52 und der Gateelektrode 7, was zu dem in Fig. 17 gezeigten Aufbau führt.
Ferner wird ein Siliziumoxidfilm 306 mit einer Dicke von unge­ fähr 1 µm abgeschieden und eine Öffnung wird in einem Ab­ schnitt des Siliziumoxidfilms 306 auf den Silizidschichten 58, 59 durch RIE unter Verwendung einer durch Lithographitechniken bemusterten Maske gebildet. Danach wird eine Aluminiumschicht 307 mit einer Dicke von ungefähr 1 µm durch ein Sputterverfah­ ren abgeschieden. Dies führt zu dem in Fig. 18 gezeigten Auf­ bau.
Die Aluminiumschicht 307 wird dann durch RIE unter Verwendung einer durch Lithographietechniken bemusterten Maske bemustert, und ein Siliziumoxidfilm 308 wird mit einer Dicke von ungefähr 1 µm abgeschieden. Dies führt zu dem in Fig. 19 gezeigten Auf­ bau.
Danach wird eine Öffnung in einem vorbestimmten Abschnitt des Siliziumoxidfilmes 308 derart gebildet, daß die Aluminium­ schicht 307 freigelegt wird, und ein Wasserstoffannealen bzw. Wasserstofferwärmen wird bei 400°C für 30 Minuten durchge­ führt.
Um den Aufbau von Fig. 8 auf die obige Halbleitereinrichtung anzupassen, sollte das Ätzen zur Bildung der Seitenwände 6 in dem Vorgang von Fig. 15 ein derartiges Überätzen sein, daß die Oberflächen der Bereiche 51b und 52b entfernt werden und die Gesamtdicke der SOI-Schicht 4 dünner wird als die Dicke davon unmittelbar unterhalb der Gateelektrode 7.
Vierte bevorzugte Ausführungsform
Die vorliegende Erfindung kann auf die zweite der Anmelderin bekannte Technik angewendet werden. Fig. 20 ist eine Quer­ schnittsansicht, die den Aufbau eines SOIMOS-Transistors gemäß der vierten bevorzugten Ausführungsform zeigt. Dieser Aufbau unterscheidet sich kennzeichnend von dem von Fig. 1 darin, daß mit Germanium implantierte Bereiche 81 und 82 entsprechend in den oberen Oberflächen des Source 51 und des Drain 52 gebildet sind. In der vierten bevorzugten Ausführungsform sollten die Beziehung zwischen den bzw. der Gleichungen (1) bis (3) bevor­ zugt beibehalten werden, aber es ist nicht absolut notwendig.
Die vierte bevorzugte Ausführungsform weist nicht nur den Ef­ fekt der Verringerung der parasitären Kapazität in dem Aufbau in Fig. 24 auf, sondern weist auch den Effekt des beträchtli­ chen Verteilens einer Störung der Bandstruktur zwischen dem Bereich 81 und dem Source 51 auf. Bei dem Aufbau von Fig. 24 beträgt die Fläche eines Abschnitts, in dem die Störung der Bandstruktur auftritt, höchstens t . w, wobei t die Dicke des Bereiches 81 ist. Dieser Bereich ist jedoch durch w . y in dem Aufbau von Fig. 20 erhöht, wobei y die Länge des Bereichs 81 ist, die in einer Richtung der Gatelänge freigelegt ist. Wenn beispielsweise w = 1 µm, y = 5 µm, t = 50 nm, ist die Fläche ei­ nes Abschnitts, der zur Verhinderung der Ansammlung von Lö­ chern in der vierten bevorzugten Ausführungsform beiträgt, un­ gefähr 101 mal größer als die in dem Aufbau von Fig. 22. Da dieser Effekt durch die Störung der Bandstruktur erreicht wird, müssen nicht die Beziehungen zwischen den Gleichungen (1) bis (3) erfüllt sein, so lang der Source 51 und der Drain 52 außer Kontakt mit dem vergrabenen Oxidfilm 2 gehalten wer­ den.
Wenn die Beziehungen zwischen den Gleichungen (1) bis (3) bei­ behalten werden, kann der Effekt der zweiten der Anmelderin bekannten Technik weiter erhöht werden, während die Sperr­ schichtkapazität unterdrückt wird, wie in der ersten bevorzug­ ten Ausführungsform.
Fünfte bevorzugte Ausführungsform
Fig. 21 ist eine Querschnittsansicht, die den Aufbau eines SOIMOS-Transistors gemäß einer fünften bevorzugten Ausfüh­ rungsform zeigt. Dieser Aufbau unterscheidet sich charakteri­ stisch von dem von Fig. 1 darin, daß der Grabentrennoxidfilm 31 durch einen Isolierfilm 32 umgeben ist, der Stickstoff ent­ hält. Eine solche Grabentrenntechnik selbst ist beispielsweise in der japanischen Patentoffenlegung P 06-302681 A beschrieben. Der Aufbau der fünften bevorzugten Ausführungsform kann auf Strukturen angewendet werden, bei denen die Beziehungen zwi­ schen den Gleichungen (1) bis (3) nicht beibehalten werden, und auf Strukturen, bei denen der Source 51 und der Drain 52 in Kontakt mit dem vergrabenen Oxidfilm 2 sind. Genauer, bei dem SOIMOS-Transistor gemäß der fünften bevorzugten Ausfüh­ rungsform sind der Source 51 und der Drain 52 mit einem Ab­ stand voneinander in der oberen Oberfläche der SOI-Schicht 4 auf dem vergrabenen Oxidfilm 2 gebildet. Es sind auch Stick­ stoff enthaltende Isolierfilme 32 vorgesehen, von denen einer durch die SOI-Schicht 4 hindurch derart gebildet ist, daß er benachbart zum Drain 52 an der zum Source 51 entgegengesetzten Seite ist, und der andere davon ist durch die SOI-Schicht 4 hindurch derart gebildet, daß er be­ nachbart zum Source 51 auf der zum Drain 52 entgegengesetzten Seite ist.
Stickstoff in dem Isolierfilm 32 erzeugt Kristalldefekte, Kri­ stallversetzungen, Punktdefekte und Rekombinationszentren, die alle Lebensdauerkiller sind, an den Übergangsstellen und in ihrer Nachbarschaft zwischen dem Isolierfilm 32 und jeder von der SOI-Schicht 4, dem Source 51 und dem Drain 52. Daher kann der parasitäre Bipolareffekt durch Anpassen des Graben­ trennoxidfilmes, der durch den Isolierfilm 32 umgeben ist, der Stickstoff enthält, auf einen SOIMOS-Transistor unterdrückt werden. Dies ist der gleiche Effekt wie der, der in der ersten bevorzugten Ausführungsform erhalten wird. Natürlich sollten die Beziehungen zwischen den Gleichungen (1) bis (3) bevorzugt für eine weitere Unterdrücken des parasitären Bipolareffekts erfüllt werden.
Der Isolierfilm 32 kann nach der Bildung des in Fig. 10 ge­ zeigten Aufbaus durch Abscheiden eines Nitridfilmes mit einer Dicke von 1 bis 100 nm (10 bis 1000 Å) auf den Innenwänden der Gräben 303 durch beispielsweise das LPCVD bei 700-850°C gebil­ det werden. Alternativ kann ein Nitridfilm zur Bildung des Isolierfilmes 32 durch eine schnelle thermische Bearbeitung (RTP) bei 800-1000°C erhalten werden. Zu dieser Zeit kann vor der Abscheidung des Isolierfilmes 32 ein Oxidfilm mit einer Dicke von 1 bis 80 nm (10 bis 800 Å) vorher auf den Innenwänden durch thermische Oxidation gebildet werden. Nachdem der Iso­ lierfilm 32 auf dem Oxidfilm gebildet ist, wird der Silizium­ oxidfilm 34 mit einer Dicke in dem Bereich von 300 bis 600 nm (3000 bis 6000 Å) durch CVD derart abgeschieden, daß die Grä­ ben 303 gefüllt werden. Dann folgen die mit Fig. 11 beschrie­ benen Schritte und die nachfolgenden Schritte.
Hier kann der Isolierfilm 32 ein Si3N4-Film, ein Si3N4/SiO2- Schichtenfilm, ein SiO2/Si3N4-Schichtenfilm (ON-Film) oder ein SiO2/Si3N4/SiO2-Schichtenfilm (ONO-Film) sein.

Claims (12)

1. Halbleitereinrichtung mit
einer Isolierschicht (2),
einer Halbleiterschicht (4) eines ersten Leitungstyps, die auf der Isolierschicht (2) vorgesehen ist,
einer ersten und zweiten Dotierungsschicht (51, 52) eines zweiten Leitungstyps, der entgegengesetzt zu dem ersten Lei­ tungstyp ist, die mit einem Abstand voneinander in einer obe­ ren Oberfläche der Halbleiterschicht (4) derart vorgesehen sind, daß sie nicht in Kontakt steht mit der Isolierschicht (2), und
einer Elektrode (7), die gegenüber einem Abschnitt der oberen Oberfläche der Halbleiterschicht (4), der zwischen der ersten und zweiten Dotierungsschicht (51, 52) ist, mit einem ersten Isolierfilm (6) dazwischen liegt,
wobei sich eine Sperrschicht (90), die durch die erste Dotie­ rungsschicht (51) und die Halbleiterschicht (4) gebildet ist, bis zu der Isolierschicht (2) ohne Anlegen einer Spannung von außen erstreckt.
2. Halbleitereinrichtung nach Anspruch 1, bei der
die erste Dotierungsschicht (51) durch Einbringen von Dotie­ rungen des zweiten Leitungstyps in die Halbleiterschicht (4) gebildet ist und
der folgende Ausdruck erfüllt ist
√(2εs/q) . ((Ne + Nb)/(Ne . Nb) . (kT/q)ln(Ne . Nb/ni²) ≧ t,
wobei t die Dicke der Halbleiterschicht (4) zwischen der Iso­ lierschicht (2) und der ersten Dotierungsschicht (51) ist, Nb die Dotierungskonzentration der Halbleiterschicht (4) ist, Ne die Dotierungskonzentration der ersten Dotierungsschicht (51) ist, q die Elementarladung ist, k die Boltzmannkonstante ist, T die absolute Temperatur ist und ni, εs die intrinsische La­ dungsträgerkonzentration der Halbleiterschicht (4) bzw. die dielektrische Konstante der ersten Dotierungsschicht (51) sind.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, weiter mit Lebensdauerkillern (54), die in der Halbleiterschicht (4) zwi­ schen der ersten Dotierungsschicht (51) und der Isolierschicht (2) gebildet sind.
4. Halbleitereinrichtung mit
einer Isolierschicht (2),
einer Halbleiterschicht (4) eines ersten Leitungstyps, die auf der Isolierschicht (2) vorgesehen ist,
einer ersten und zweiten Dotierungsschicht (51) eines zweiten Leitungstyps, der entgegengesetzt zu dem ersten Leitungstyp ist, die mit einem Abstand voneinander in einer oberen Ober­ fläche der Halbleiterschicht (4) derart vorgesehen sind, daß sie nicht in Kontakt stehen mit der Isolierschicht (2),
einer Elektrode (7), die gegenüber einem Abschnitt der oberen Oberfläche der Halbleiterschicht (4), der zwischen der ersten und zweiten Dotierungsschicht (51) ist, mit einem ersten Iso­ lierfilm (6) dazwischen liegt, und
einem Lebensdauerkiller (54), der in der Halbleiterschicht (4) zwischen der ersten Dotierungsschicht (51) und der Isolier­ schicht (2) gebildet ist,
wobei der Lebensdauerkiller (54) nicht in der Halbleiter­ schicht (4) zwischen der ersten und zweiten Dotierungsschicht (51, 52) vorhanden ist.
5. Halbleitereinrichtung nach Anspruch 3 oder 4, weiter mit einer Metallverbindungsschicht (58), die auf einer Oberfläche der ersten Dotierungsschicht (51) gebildet ist.
6. Halbleitereinrichtung nach Anspruch 5, bei der ein Abstand von einer Oberfläche der Metallverbindungsschicht (58) bis zur Isolierschicht (2) kleiner ist als eine Dicke der Halbleiterschicht (4) zwischen dem ersten Isolierfilm (6) und der Isolierschicht (2).
7. Halbleitereinrichtung nach Anspruch 5 oder 6, bei der die erste Dotierungsschicht (51) mit Silizium gebildet ist, die Metallverbindungsschicht (58) eine Verbindung von Kobalt mit Silizium ist und eine Dicke der ersten Verbindungsschicht einen Wert von 15 bis 40 nm aufweist.
8. Halbleitereinrichtung nach Anspruch 5 oder 6, wobei die erste Dotierungsschicht (51) mit Silizium gebildet ist, die Metallverbindungsschicht (58) eine Verbindung von Titan mit Silizium ist und eine Dicke der ersten Dotierungsschicht (51) einen Wert von 50 bis 100 nm aufweist.
9. Halbleitereinrichtung nach einem der Ansprüche 1 bis 8, weiter mit einer dritten Dotierungsschicht (81, 82), die mit einem Ab­ stand von der Halbleiterschicht (4) in einer oberen Oberfläche der ersten Dotierungsschicht (51) vorgesehen ist, wobei die dritte Dotierungsschicht (81, 82) eine Störung einer Band­ struktur der ersten Dotierungsschicht (51) bewirkt, die zwi­ schen der dritten Dotierungsschicht (81, 82) und der Halblei­ terschicht (4) liegt.
10. Halbleitereinrichtung mit
einer Isolierschicht (2),
einer Halbleiterschicht (4) eines ersten Leitungstyps, die auf der Isolierschicht (2) vorgesehen ist,
einer ersten und einer zweiten Dotierungsschicht (51, 52) ei­ nes zweiten Leitungstyps, der entgegengesetzt zu dem ersten Leitungstyp ist, die mit einem Abstand voneinander in einer oberen Oberfläche der Halbleiterschicht (4) derart vorgesehen sind, daß sie nicht in Kontakt stehen mit der Isolierschicht (2),
einer Elektrode (7), die gegenüber einem Abschnitt der oberen Oberfläche der Halbleiterschicht (4), der zwischen der ersten und zweiten Dotierungsschicht (51, 52) ist, mit einem ersten Isolierfilm (6) dazwischen liegt, und
einer dritten Dotierungsschicht (81, 82), die in einem Abstand von der Halbleiterschicht (4) in einer oberen Oberfläche der ersten Dotierungsschicht (51) vorgesehen ist, wobei die dritte Dotierungsschicht (81, 82) eine Störung einer Bandstruktur der ersten Dotierungsschicht (51), die zwischen der dritten Dotie­ rungsschicht (81, 82) und der Halbleiterschicht (4) liegt, be­ wirkt.
11. Halbleitereinrichtung nach Anspruch 9 oder 10, bei der die erste Dotierungsschicht (51,) mit Silizium gebildet ist und die dritte Dotierungsschicht (81, 82) mit Silizium und Germa­ nium gebildet ist.
12. Halbleitereinrichtung nach einem der Ansprüche 1 bis 11, weiter mit einem zweiten Isolierfilm (32), der Stickstoff enthält und der durch die Halbleiterschicht (4) derart gebildet ist, daß er benachbart zu der ersten Dotierungsschicht (51) auf der zu der zweiten Dotierungsschicht (52) entgegengesetzten Seite ist.
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